[VHDL编程] 16Bit-Group-Ripple-Adder

说明：Verilog Testbench for 16Bit Group Ripple Adder
<Raz> 在 2024-11-15 上传 | 大小：29kb | 下载：0

[VHDL编程] BCD-Counter

说明：Verilog Module for parity
<Raz> 在 2024-11-15 上传 | 大小：24kb | 下载：0

[VHDL编程] Error-Correcting-For-7bit-Hamming-Code

说明：Verilog Module for a 3 to 8 bit decoder
<Raz> 在 2024-11-15 上传 | 大小：83kb | 下载：0

[VHDL编程] Frequency-Meter

说明：Verilog Module for 7-Segment-Display Decoder for Common-Anode LED
<Raz> 在 2024-11-15 上传 | 大小：235kb | 下载：0

[VHDL编程] Parallel-To-Serial-Converter

说明：Verilog Module for 8-Bit Loadable Serial/Parallel-In Parallel-Out Shift Registers with Clock Enable and Asynchronous Clear
<Raz> 在 2024-11-15 上传 | 大小：145kb | 下载：0

[VHDL编程] pgm

说明：package for image reading and writing in vhdl
<kaissallami> 在 2024-11-15 上传 | 大小：2kb | 下载：0

[VHDL编程] Add2bits

说明：add 2 bits and display result on 7 segment (vhdl)
<Ridamir> 在 2024-11-15 上传 | 大小：63kb | 下载：0

[VHDL编程] soc_ip-2016-10-12

说明：基于ISE14.7，软核SOC的自定义IP核源码，8个寄存器，全部引出，可以作为FL-FS通讯接口，附带几个其他驱动IP核-Based on the ISE14.7, soft-core SOC custom IP core source code, 8 registers, all derived, can be used as FL-FS communication interface, with several other dri
<黄均铭> 在 2024-11-15 上传 | 大小：6.25mb | 下载：0

[VHDL编程] DIGITAL-SIGNAL-PROCESSING-WITH-FPGA

说明：数字信号处理的FPGA实现最新版的源代码，涉及FFT变换、IIR、FIR数字滤波器等的verilog及vhdl代码-<digital signal processing with FPGA> (the latest version) . the source code involving FFT transform, IIR, FIR digital filters by verilog and vhdl.
<Rick007007> 在 2024-11-15 上传 | 大小：18.27mb | 下载：0

[VHDL编程] hsu_eda2013am_nios32

说明：用sopc系统在DE2平台上实现一个计数器，该系统包括一个嵌入式微处理器、一个JTAG UART以及定时器-Sopc system implementation with a counter on DE2 platform, the system includes an embedded microprocessor, a JTAG UART and a timer
<王锋> 在 2024-11-15 上传 | 大小：17.65mb | 下载：0

[VHDL编程] clock-with-alarm-and-timer

说明：FPGA example, the timer buzzer. Can learn the FPGA involved in the grammar!-FPGA example, the timer buzzer. Can learn the FPGA involved in the grammar!
<mayuan> 在 2024-11-15 上传 | 大小：2.53mb | 下载：0

[VHDL编程] decoder

说明：用verilog语言实现译码器,包含实验报告和数据流文件-Achieve decoder with verilog language, including reports and experimental data stream file
<李> 在 2024-11-15 上传 | 大小：1.54mb | 下载：0