[VHDL编程] DS1302

说明：基于板载DS1302的电子时钟设计 AX301开发板上配置了一片实时时钟（RTC）芯片，型号DS1302。学习和掌握DS1302的基本原理，并完成电子时钟的设计。 要求：（1）用数码管显示时，分，秒； （2）有时间预置功能；-Design of Electronic Clock Based on Onboard DS1302 AX301 development board is equipped with a real
<韩大马> 在 2025-01-18 上传 | 大小：6.51mb | 下载：0

[VHDL编程] AX301

说明：10个在黑金AX301开发板上实现的程序源码工程，程序烧进板子就可使用 内附word详细说明了各个工程功能-10 in the black gold AX301 development board to achieve the program source program, the program can be burned into the board Included in the word a detailed descr
<韩大马> 在 2025-01-18 上传 | 大小：59.06mb | 下载：0

[VHDL编程] testadcom

说明：XILINX FPGA模拟量采样通信测试 XC6SLX9完成AD采样通过光纤通信上传给XILINX XC6SLX25。-XILINX FPGA XC6SLX9 XC6SLX25
<滕奔> 在 2025-01-18 上传 | 大小：26kb | 下载：0

[VHDL编程] Buf_FiFo

说明：verilog 编写的FIFO，里边有IP核和控制模块，-verilog write FIFO, inside the IP core and control module,
<王红伟> 在 2025-01-18 上传 | 大小：5kb | 下载：0

[VHDL编程] scrambler

说明：Verilog编写的ADC加扰程序（scrambler）里边附有加扰器的说明，实验可以把数据打散，可自行写testbench测试-Verilog prepared by the ADC scrambled program (scrambler) inside with scrambler descr iption, experimental data can be broken up, write their own testbench
<王红伟> 在 2025-01-18 上传 | 大小：216kb | 下载：0

[VHDL编程] Lab-1

说明：Design and simulate D flip flop with reset button. Objectives Explore Modelsim through a simple circuit design.
<Amr> 在 2025-01-18 上传 | 大小：213kb | 下载：0

[VHDL编程] Lab2

说明：Simple ALU Objectives 1. Explore simple ALU structure. 2. Working with components 3. Working with language templates in ModelSim 4. Making a test bench and simulation using ModelSim
<Amr> 在 2025-01-18 上传 | 大小：607kb | 下载：0

[VHDL编程] Lab3

说明：Sequential binary Message detector Objectives 1. Working with finite state machines. 2. Defining user types in VHDL
<Amr> 在 2025-01-18 上传 | 大小：183kb | 下载：0

[VHDL编程] Lab4

说明：RAM design    Objectives 1. Working with generic units. 2. Working with Arrays 3. Working with integers
<Amr> 在 2025-01-18 上传 | 大小：158kb | 下载：0

[VHDL编程] fir25

说明：用VDHL写的25阶对称FIR滤波器，在塞克隆3FPGA下验证没有问题（AD采样时钟50Mhz，这个对硬件设计有点要求），里面调用官方乘法器API，要节省资源可以采用CSD编码转换乘法器，可以减少一半以上的资源-VDHL written by a 25th order symmetric FIR filter in Seke Long 3FPGA under verify that no problem (AD sampling clo
<wangjin> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_csd

说明：vdhl实现FIR，乘法器采用CSD编码，在资源紧张情况下，可省去很多资源-vdhl achieve FIR, multiplier using CSD coding, in the case of resource constraints, can save a lot of resources
<wangjin> 在 2025-01-18 上传 | 大小：3kb | 下载：0

[VHDL编程] uart_test

说明：altra fpga nios 开发uart工程-UART IP and test on nios
<wangxin> 在 2025-01-18 上传 | 大小：13.08mb | 下载：0