[VHDL编程] key

说明：基于可编程逻辑器件FPGA的独立式键盘设计，内部具有硬件去抖动电路。值得一看-FPGA-based programmable logic device stand-alone keyboard design, the internal hardware to jitter circuit. Worth a visit
<qlg> 在 2024-11-15 上传 | 大小：165kb | 下载：0

[VHDL编程] peizhi

说明：altera详细使用配置手册，有一定的参考价值，写的比较详细-altera in detail the use of manual configuration, has a certain reference value, a more detailed written
<qlg> 在 2024-11-15 上传 | 大小：3.46mb | 下载：0

[VHDL编程] sin

说明：基于fpga的正弦波发生器设计，有一定的参考价值，写的比较详细-The sine wave generator based on FPGA design, have a certain reference value, a more detailed written
<qlg> 在 2024-11-15 上传 | 大小：618kb | 下载：0

[VHDL编程] Viterbi_RAKE

说明：这是一篇介绍用verilog语言实现viterbi译码和rake接收机的文章，实用性很强的，在这里也感谢这篇文章的作着-This is a descr iption language with verilog viterbi decoding and rake receiver of the article, very practical, here are grateful for this article was
<骆军> 在 2024-11-15 上传 | 大小：8.43mb | 下载：0

[VHDL编程] 1253

说明：基于VHDL语言的并串转换程序，有四位的并行输出转换为串行输出-Based on the VHDL language and string conversion process, there are four parallel output is converted to serial output
<Hargie> 在 2024-11-15 上传 | 大小：3kb | 下载：0

[VHDL编程] 3

说明：基于VHDL语言的3级序列的产生，可以循环产生周期为7的m序列 -Based on the VHDL language for selecting the three sequences, you can have a cycle for cycle 7 m sequence
<Hargie> 在 2024-11-15 上传 | 大小：3kb | 下载：0

[VHDL编程] 1

说明：基于VHDL语言的汉明码的译码，含有校正子跟纠错检错功能-Based on the VHDL language decoding Hamming Code, which contains sub-calibration error with error correction function
<Hargie> 在 2024-11-15 上传 | 大小：3kb | 下载：0

[VHDL编程] 5

说明：串并转换程序，由串行输出转换为4位的并行输出-String and the conversion process, from the serial output is converted to 4-bit parallel output
<Hargie> 在 2024-11-15 上传 | 大小：3kb | 下载：0

[VHDL编程] VGA_STUDY--OK

说明：VGA 测试程序，可显示彩色条纹，用vhdl语言编写，经过测试，运行稳定，带有注释！-VGA test procedure can be displayed color stripes, using VHDL language, tested and stable operation with Notes!
<于来宝> 在 2024-11-15 上传 | 大小：319kb | 下载：0

[VHDL编程] 7led

说明：dp_xiliux 的 CPLD Verilog设计实验,7个LED演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, 7 LED demo. code test.
<pp> 在 2024-11-15 上传 | 大小：89kb | 下载：0

[VHDL编程] clock

说明：dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, clock demo. code test.
<pp> 在 2024-11-15 上传 | 大小：78kb | 下载：0

[VHDL编程] ledwater

说明：dp_xiliux 的 CPLD Verilog设计实验,流水灯演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, water lamp demonstration. code test.
<pp> 在 2024-11-15 上传 | 大小：41kb | 下载：0