[VHDL编程] vhdl416yima.doc

说明：四十六译码器 是用if语句描述的-library IEEE use IEEE.std_logic_1164.all entity encoder4_16 is port ( d: in STD_LOGIC_VECTOR (3downto0) q: out STD_LOGIC_VECTOR (15downto0)) end encoder4_16 architecture encoder_if of en
<小明> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] add1A

说明：用于实现锁相光子计数技术的累加器，verilog语言-Accumulator achieve specific cases for accumulator lock detection of photon counting technique
<丁雪梅> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] QAM

说明：QAM基带调试，星座映射方法，带有m序列作为信源-QAM baseband debugging, constellation mapping method
<王佳兴> 在 2024-11-17 上传 | 大小：3kb | 下载：0

[VHDL编程] m

说明：为随机序列产生器，可以作为调制信号的信源-As the random sequence generator, can be used as a modulation signal source
<王佳兴> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] IQ_sin_cos

说明：Cordic根据输入的IQ正交两路信号求取对应的正余弦值-Cordic according to input the IQ of orthogonal cosine signal to calculate the corresponding two road is
<王佳兴> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] IQ_sin_cos_mod

说明：Cordic根据输入的IQ正交两路信号求取对应的正切值-Cordic according to input the IQ of orthogonal signal to calculate the corresponding tangent value two road
<王佳兴> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] my_i2c

说明：基于FPGA的i2c通信，使用Verilog hdl实现，带有功能说明文档、ise工程、modelsim仿真工程-i2c communication based FPGA using Verilog hdl implementation, with the function documentation, ise project, modelsim simulation project
<刘省伟> 在 2024-11-17 上传 | 大小：7.11mb | 下载：0

[VHDL编程] gaussian

说明：This Gaussian lvbo program please downing this matlab blur ok yes -This Gaussian lvbo program please downing this matlab blur ok yes
<曾廷> 在 2024-11-17 上传 | 大小：2.6mb | 下载：0

[VHDL编程] SDRAM_96M

说明：基于FPGA的SDRAM串口实验，verilog语言写的，附件里是做实验的工程，连上串口，下进去就有数据了，波特率9600，一个停止位，SDRAM时钟是96MHz，数据时FPGA自动产生的，正确输出结果是00到FF递增一，再循环。这个工程警告比较少，基本是故意为之的警告，时序也已经收敛。-FPGA-based SDRAM serial experiments, verilog language written annex is to d
<Grace> 在 2024-11-17 上传 | 大小：5.33mb | 下载：0

[VHDL编程] UART-botelv115200

说明：基于FPGA的串口收发程序，波特率115200，亲测，可用。-FPGA-based serial transceiver procedures, 115200 baud rate, pro-test, can be used.
<Grace> 在 2024-11-17 上传 | 大小：2.27mb | 下载：0

[VHDL编程] MUX41

说明：四选一的选择器 FPGA源码，包括模块Verilog文件和测试testbench文件-Four one of the selector FPGA source code, including the module Verilog files and test testbench files
<JJ> 在 2024-11-17 上传 | 大小：112kb | 下载：0

[VHDL编程] ADDR

说明：8位全加器，包括半加器verilog文件，全加器verilog文件，8位全加器verilog文件，和8位全加器测试testbench文件-8 full adder, including half adder, full adder Verilog file, Verilog file, 8 full adder Verilog files, and 8 full adder test testbench file
<JJ> 在 2024-11-17 上传 | 大小：138kb | 下载：0