[VHDL编程] purePLcode

说明：基于ZYBO的纯PL编程，虽然加入了PS的IP但是并未对其进行编程。基本功能为通过switch0控制led的点亮与否，完全通过PL部分实现。下载代码是即使只下载FPGA也可以。-Based ZYBO pure PL programming, although the added PS of IP but did not program them. The basic function of the lighting control le
<程> 在 2024-10-15 上传 | 大小：26792960 | 下载：0

[VHDL编程] renyi

说明：基于FPGA的任意波形发生器的设计源程序-Achieve arbitrary waveform generation
<果果> 在 2024-10-15 上传 | 大小：2048 | 下载：0

[VHDL编程] 21ic_VIVADO-verilog

说明：vivado 下的可逆计数器项目，使用VERILOG语言编写，基于FPGA -vivado 下的可逆计数器项目，使用VERILOG语言编写，基于FPGA v
<jiang> 在 2024-10-15 上传 | 大小：473088 | 下载：0

[VHDL编程] lzp

说明：用Quartus生成一个10KHZ的正弦波-10KHZ generate a sine wave with Quartus
<lzpam> 在 2024-10-15 上传 | 大小：1566720 | 下载：0

[VHDL编程] comp8_1

说明：使用quartus软件编写VHDL语言一个比较器程序-Quartus software using VHDL language to write a program comparator
<lzpam> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] add_sin

说明：使用quartus软件编写VHDL语言一个累加器程序-Quartus software using VHDL language to write a program accumulator
<lzpam> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] AES_core

说明：蓝牙AES编码，希望对深入了解蓝牙开发的人有帮助-Bluetooth AES coding, and I hope people understand Bluetooth development help
<李华> 在 2024-10-15 上传 | 大小：7168 | 下载：0

[VHDL编程] QPSK

说明：modelsim环境下QPSK解调电路的仿真-modelsim simulation environment under QPSK demodulation circuit
<盛红军> 在 2024-10-15 上传 | 大小：1024 | 下载：0

[VHDL编程] dds

说明：这是一个基于ＦＰＧＡ设计的ＤＤＳ信号发生器设计。能够生成正弦波＼ＡＳＫ＼ＰＳＫ＼ＡＭ＼ＦＭ等波形。-This is an FPGA design of DDS signal generator based on. Capable of generating sine \ASK\PSK\AM\FM and other waveforms.
<张良> 在 2024-10-15 上传 | 大小：1008640 | 下载：0

[VHDL编程] Lcd_800_480

说明：基于DE2-70开发板的FPGA和NIOS系统设计的LCD（800-480）液晶显示控制系统的程序设计。-DE2-70 FPGA-based development board and the NIOS system design LCD (800-480) LCD control system programming.
<张良> 在 2024-10-15 上传 | 大小：18913280 | 下载：0

[VHDL编程] rapport_vhdl

说明：Projet fréquencemetre réalisé en VHDL et implimenté sur la carte FPGA Cyclone -Projet fréquencemetre réalisé en VHDL et implimenté sur la carte FPGA Cyclone II
<Youssef> 在 2024-10-15 上传 | 大小：1212416 | 下载：0

[VHDL编程] L-CLA20_20-code.

说明：DHL CLA20_20 development with the Verilog bit ahead carry adder code.
<吴成芯> 在 2024-10-15 上传 | 大小：373760 | 下载：0