[VHDL编程] Lab4_hex7seg

说明：7段译码器的设计与实现.nexy3开发板。通过使用ISE软件进行7段译码器的设计与实现。-Xilinx ISE 12.3.nexy3
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[VHDL编程] Lab5_x7seg

说明：7段显示管的设计与实现.nexy3开发板。在2个7段显示管上显示一个2位的十六进制数，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3.
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[VHDL编程] Lab6_decode38a

说明： 3-8译码器的设计与实现.3-8译码器的真值表，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3
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[VHDL编程] Lab7_pencode83

说明：8-3优先编码器的设计与实现.8-3优先编码器的真值表，本实验中用Verilog语句来描述.-Design and implementation of 8-3 priority encoder.8-3 priority encoder truth table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab8_binbcd4

说明：4位二进制-BCD码转换器的设计与实现.4位二进制-BCD码转换器的真值表，本实验中用Verilog语句来描述。-Design of 4 bit-BCD converter and implementation of.4 binary-BCD code converter truth table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab9_adder4a

说明：4位加法器的设计与实现.4位加法器框图，本实验中用Verilog语句来描述.nexy3.-With the implementation of.4 bit adder block design of 4 bit adder, the Verilog statement in this experiment to describe.Nexy3
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[VHDL编程] Lab10_shift4

说明：4位移位器的设计与实现.4位移位器框图和功能表，本实验中用Verilog语句来描述。-Design of 4 bit shifter and implementation of.4 bit shifter block diagram and function table, use the Verilog statement in this experiment to describe.
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[VHDL编程] Lab11_flipflopcs

说明：带有置位和清零端的边沿D触发器的设计与实现.带有置位和清零端的边沿D触发器的逻辑图，本实验中用Verilog语句来描述。-Design and implementation of an edge D flip-flop with set and reset end. Logic diagrams with edge D flip-flop with set and reset the end of the Verilog stateme
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[VHDL编程] lcd

说明：implementation of 16x2 lcd module driver in vhdl with the scroll a read facility.also a memory device is been also added.for 576 charecter in spartan 3 device tested.
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[VHDL编程] Lab12_shiftreg

说明： 4位移位寄存器的设计与实现.本实验中用Verilog语句来描述。nexy3.-Design and implementation of a 4 bit shift register. The Verilog statement in this experiment to describe. Nexy3
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[VHDL编程] Lab13_mod5cnt

说明：模-5计数器就是从0到4重复计数。也就是说，它一共要经历5个状态，输出从000变到100然后再回到000。本实验中用Verilog语句来描述。-Module-5 counter is from 0 to 4 repeat count. That is to say, it has to experience 5 state, the output from 000 to 100 and then to 000. Using the Ve
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[VHDL编程] Lab14_count3a

说明：8分频器的设计与实现.8分频器的真值表，其最高位q2的输出就是对输入信号的8分频。本实验中用Verilog来实现。-Design and implementation of.8 8 frequency divider divider of the truth table, output the highest bit Q2 is the input signal frequency of 8. Use Verilog to achiev
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