[VHDL编程] lut

说明：可参数化配置的CAM模块，仿照xilinx IP core设计而成，使用SRL16E基本单元实现，节省空间-Can be parameterized configurable CAM module, modeled xilinx IP core designed, implemented using the basic unit SRL16E, space-saving
<杨斌> 在 2025-01-26 上传 | 大小：9kb | 下载：0

[VHDL编程] I2C-master-Architecture.v1.1

说明：Architechture for I2C master to design the VHDL code
<Probil Kumar> 在 2025-01-26 上传 | 大小：231kb | 下载：0

[VHDL编程] Cyclone4_115_TV

说明：基于Altera cyclone4_115芯片下的完整VGA端口开发工程，包括VHDL源文件，和项目工程文件，对于FPGA下的VGA端口开发很有参考价值。-Based on Altera cyclone4_115 chip under full VGA port development projects, including the VHDL source files, and project files, the VGA port f
<bankfly> 在 2025-01-26 上传 | 大小：704kb | 下载：0

[VHDL编程] Cyclone4_SD_Card_Audio_Player

说明：基于cyclone4 FPGA芯片的音频播放器完成项目工程，包括SOPC项目代码，以及SD卡读取模块Verilog IP，以及完整的Q2下项目工程。-Cyclone4 FPGA chip based audio player to complete the project works, including the SOPC project code, and SD card reader module IP, as well as co
<bankfly> 在 2025-01-26 上传 | 大小：2.26mb | 下载：0

[VHDL编程] Cyclone4_115_IR

说明：FPGA下红外收发项目工程，基于cyclone4 芯片，包括项目verilog源码已经sof下载文件，对于基于fpga的红外模块开发很有参考价值。-Project under infrared transceiver FPGA based cyclone4 chips, including project sof verilog source code has been downloaded files for fpga-based i
<bankfly> 在 2025-01-26 上传 | 大小：83kb | 下载：0

[VHDL编程] DCT_IP_Testbench

说明：一个DCT变换的完整IP，基于Verilog编写，同时包括完成的testbench，方便模块的仿真和测试。-DCT transform a complete IP, based on Verilog prepared, including both complete testbench, convenient module simulation and testing.
<bankfly> 在 2025-01-26 上传 | 大小：29kb | 下载：0

[VHDL编程] Signal3

说明：ISE设计的三角波发生器VHDL实现及报告-ISE Design of the triangular wave generator VHDL implementation and reporting.
<刘银龙> 在 2025-01-26 上传 | 大小：101kb | 下载：0

[VHDL编程] T

说明：T触发器 T触发器VHDL实现及报告 FPGA-T flip-flop VHDL implementation and reporting.
<刘银龙> 在 2025-01-26 上传 | 大小：36kb | 下载：0

[VHDL编程] verilogiic1121

说明：IIC的好程序，VHDL程序设计。有收藏价值。-iic
<aat> 在 2025-01-26 上传 | 大小：464kb | 下载：0

[VHDL编程] qiangdaqi

说明：设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。-Design a four-Responder. Responder must have the interlock function, while there can be only one answer when output is a
<周慧> 在 2025-01-26 上传 | 大小：465kb | 下载：0

[VHDL编程] simple-GBW-gauge

说明：本程序为基于51单片机和cycloneIII FPGA与外围电路的运放GBW(单位增益带宽)测量程序。-This procedure is based on 51 single chip microcomputer and cycloneIII FPGA and peripheral circuit of the op-amp GBW (unit gain bandwidth) measurement procedures.
<落尽> 在 2025-01-26 上传 | 大小：923kb | 下载：0

[VHDL编程] tongxin485

说明：关于Verilog语言学习-485通信程序-Verilog on language learning-485 communication program
<pyg> 在 2025-01-26 上传 | 大小：13.03mb | 下载：0