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[VHDL编程] Lab15_sw2reg
说明:开关数据加载到寄存器并显示的设计与实现.3. 设计一个可以把4个开关的内容存储到一个4位寄存器的电路,并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse, 用btn[0]作为输入;8位寄存器模块,用btn[1]作为加载信号;7段显示管上的显示模块x7segbc;分频模块clkdiv,用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switch<penglx1803> 在 2025-01-25 上传 | 大小:171kb | 下载:0
[VHDL编程] 8051corelcd
说明:fpga上实现的51内核,带有LCD试验,顺利试验成功很好用。-on fpga implementation of 51 core with LCD test, successfully tested well with the smooth.<陈成> 在 2025-01-25 上传 | 大小:13.03mb | 下载:0
[VHDL编程] fulladder-using-half-adder
说明:half adder full adder using half adder in verilog<sonumonu> 在 2025-01-25 上传 | 大小:1kb | 下载:0
[VHDL编程] alarm_clock
说明:digital clock with alarm and control<sonumonu> 在 2025-01-25 上传 | 大小:16kb | 下载:0
[VHDL编程] altera_cordic-Verilog
说明:altera_cordic sin cos altera_cordic sin cos-altera_cordic sin cos<dan> 在 2025-01-25 上传 | 大小:1kb | 下载:0