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[VHDL编程数字钟

说明:数字钟(Digital clock)
<随风走> 在 2024-11-08 上传 | 大小:15kb | 下载:0

[VHDL编程DDS的VERILOG原代码

说明:实现了DDS的verilog源代码,可以使用(ajhsjdhjkshfjhfsjkjksa)
<骑单车追飞机> 在 2024-11-08 上传 | 大小:3kb | 下载:0

[VHDL编程20180125_5M_01

说明:基于verilog产生伪随机二进制序列,序列速率为5M(A pseudo-random binary sequence based on verilog.)
<沿途ing> 在 2024-11-08 上传 | 大小:4.5mb | 下载:0

[VHDL编程LS165

说明:LS165移位寄存器的verilog语言编写(The writing of the Verilog language of LS165 shift register)
<sagee> 在 2024-11-08 上传 | 大小:361kb | 下载:0

[VHDL编程count

说明:用verilog语言编写一个计数器,改参数实现不同时间的计数器(Writing a counter in the Verilog language)
<sagee> 在 2024-11-08 上传 | 大小:381kb | 下载:0

[VHDL编程LS164

说明:用verilog原因实现LS164移位寄存器(Implementation of the LS164 shift register with Verilog)
<sagee> 在 2024-11-08 上传 | 大小:354kb | 下载:0

[VHDL编程FPGA8 shuma

说明:用四位数管显示八位数字并且向左滚动播放。(Four digit tubes display eight digit numbers and roll playback)
<sagee> 在 2024-11-08 上传 | 大小:763kb | 下载:0

[VHDL编程vc2015_x64_14.0.24215

说明:windows 7 安装VIVADO 需要(Microsoft Visual C++ 2015 Redistributable(x64) - 14.0.24215)
<不名存在> 在 2024-11-08 上传 | 大小:12.93mb | 下载:0

[VHDL编程_uart_test2

说明:data transmitted from FPGA to PC using COM PORT version 2
<anh92> 在 2024-11-08 上传 | 大小:8kb | 下载:0

[VHDL编程_spi_test1

说明:data transmitted from FPGA to devices using SPI bus
<anh92> 在 2024-11-08 上传 | 大小:7.69mb | 下载:0

[VHDL编程add.v

说明:这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)
<limiduo> 在 2024-11-08 上传 | 大小:1kb | 下载:0

[VHDL编程sdram_ov7670_vga

说明:利用FPGA采集图像,实现系统检测,很好的采集图像的源代码(Image acquisition using FPGA)
<让我娘家看> 在 2024-11-08 上传 | 大小:5.18mb | 下载:0
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