资源列表
[VHDL编程] example17-DS1302_ok
说明:FPGA verilog HDL开发的时钟芯片DS1302程序,调试可用。-FPGA verilog HDL developed clock chip DS1302, debuggers are available.<lwb> 在 2024-11-15 上传 | 大小:962kb | 下载:0
[VHDL编程] example20-LCD12864
说明:FPGA 12864lcd驱动程序,verilogHDL语言开发,可直接使用。-FPGA 12864 lcd driver, verilog HDL language development, it can be used directly.<lwb> 在 2024-11-15 上传 | 大小:394kb | 下载:0
[VHDL编程] example14-ADC-ok
说明:基于verilog HDL开发的ADC tlc549程序控制,已经调试通过。-Based verilog HDL developed ADC tlc549 control program has been adopted debugging.<lwb> 在 2024-11-15 上传 | 大小:488kb | 下载:0
[VHDL编程] VHDL_RAM_FIFO_ROM
说明:VHDL代码实现FIFO从ROM中读取数据然后传输到RAM中-VHDL code for FIFO read data ROM to RAM and then transfer<胡小军> 在 2024-11-15 上传 | 大小:9.19mb | 下载:0
[VHDL编程] Verilog-HDL
说明:此压缩文件包里是一些很经典的用Verilog硬件描述语言编写的程序,有需要的朋友可以看看。-This compressed file package is very classic with Verilog hardware descr iption language programs, there is a need friends can see.<西北野狼> 在 2024-11-15 上传 | 大小:112kb | 下载:0
[VHDL编程] 双时钟双口ram
说明:双时钟双口ram的vhdl代码,自己写的,无版权,写入和读出互不影响。<2920678717@qq.com> 在 2016-05-25 上传 | 大小:573byte | 下载:0
[VHDL编程] ex3-6-bank_no_sys
说明:银行叫号系统,已经仿真验证,并且在硬件平台测试-Banks have simulation, snarling system, validation, and test the hardware platform<jason> 在 2024-11-15 上传 | 大小:9.28mb | 下载:0