[VHDL编程] adcdac_modify

说明：ADC-DAC VHDL Working code for Spartan 3/3E FPGA device
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[VHDL编程] QAM-16-OFDM_Module

说明：QAM16-verilog code for OFDM module. includes mapping design
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[VHDL编程] FLOATING-BUFFER

说明：Floating Buffer verilog code for NOC design used for dynamic reconfiguration.
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[VHDL编程] verilog

说明：verilog代码编写规范，主要是华为的相关规范，对于想提高FPGA技术的工程师非常有帮助-Verilog code to write specifications, mainly related to the specification of HUAWEI, for the engineers to improve the FPGA technology is very helpful
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[VHDL编程] alu_1706_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算
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[VHDL编程] cpu_register_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是cpu寄存器组 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.
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[VHDL编程] full_adder_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本文件是全加器模块 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算
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[VHDL编程] half_adder_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本文件是半加器模块 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算
<xiaobei> 在 2024-11-16 上传 | 大小：1.42mb | 下载：0

[VHDL编程] mutex_3to8_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是3-8译码器（mutex_3to8） 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex
<xiaobei> 在 2024-11-16 上传 | 大小：1.73mb | 下载：0

[VHDL编程] S6_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是计算机运算器模块（S6）实现运算器相关功能 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mu
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[VHDL编程] PIE

说明：PIE DECDODER decotes pulse interval encoding dignal of RFID tags. OUTPUT is serial bits and parallel register (128 width).
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[VHDL编程] crc16

说明：CRC 16 endcoder/ decoder. The source includes two modules. The first operates with 16 bit register. The second one operates with serial data.
<harvanek> 在 2024-11-16 上传 | 大小：1kb | 下载：0