[VHDL编程] DA_TLC5620shiyan3

说明：FPGA实验DA tlv5620的实验程序-The experimental procedure DA tlv5620
<lwy> 在 2024-10-12 上传 | 大小：4521984 | 下载：0

[VHDL编程] _Modelsim

说明：modelsim仿真软件使用的参考基本例程-modelsim reference software routines
<lwy> 在 2024-10-12 上传 | 大小：4209664 | 下载：0

[VHDL编程] estruct

说明：Ejemplo sencillo de encender un led en VHDL
<francisco0507> 在 2024-10-12 上传 | 大小：535552 | 下载：0

[VHDL编程] Verilog-master

说明：包含多个verilog源码，主要是AD7606的官方驱动，备注详细，学习参考。-Comprising a plurality of verilog source code, mainly AD7606 official driver, detailed notes, study reference.
<Tao heng> 在 2024-10-12 上传 | 大小：29628416 | 下载：0

[VHDL编程] f1

说明：简单的宽脉冲状态同步机，输入信号通过两个D触发器到输出。附仿真结果图。-Synchronizer to deal with wide pulse signal.
<lwx> 在 2024-10-12 上传 | 大小：75776 | 下载：0

[VHDL编程] fh2

说明：窄脉冲状态同步机，输入信号通过三个D触发器到达输出端口。-Syhchronizer to deal with narrow pulse signal.
<lwx> 在 2024-10-12 上传 | 大小：80896 | 下载：0

[VHDL编程] tcd1206

说明：tcd1206的verilog 驱动，已测试通过，需要的可以相互学习借鉴一下-the driver of tcd1206d(verilog),which had been tested
<小武> 在 2024-10-12 上传 | 大小：6036480 | 下载：0

[VHDL编程] ethernet

说明：opencore上实现以太网mac层的开发版Verilog代码，含英文设计文档与datasheet。可在Modelsim中编译与仿真。-Achieve opencore Ethernet mac layer development version of Verilog code, design documents containing English and datasheet. Can be compiled with the sim
<TSH> 在 2024-10-12 上传 | 大小：1017856 | 下载：1

[VHDL编程] stopwatch

说明：在FPGA上实现秒表，有分秒毫秒三中不同显示。仅供参考，不算优质的代码-Realize stopwatch on FPGA, minutes and seconds there are three different display milliseconds. For reference only, not the quality of the code
<> 在 2024-10-12 上传 | 大小：1340416 | 下载：0

[VHDL编程] led_flash

说明：一个简单的流水灯设计，适用于Verilog入门的同学，练习如何进行简单的硬件语言描述-A simple water lamps designed for Verilog entry students practice how to make simple hardware descr iption language
<> 在 2024-10-12 上传 | 大小：610304 | 下载：0

[VHDL编程] my_alu

说明：一个简单的ALU程序设计，实现以下功能： 逻辑运算：与、或、非、异或、逻辑左移、逻辑右移 算术运算：加、减 -A simple ALU program designed to achieve the following functions: logic operations: AND, OR, NOT, XOR logical left, logical shift right arithmetic operations:
<> 在 2024-10-12 上传 | 大小：593920 | 下载：0

[VHDL编程] Serial_Adder

说明：注意：是verilog语言写的 一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加-Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder
<> 在 2024-10-12 上传 | 大小：533504 | 下载：0