[VHDL编程] ball_vhdl

说明：基于vhdl编写的两个弹球游戏合集，可实现弹球的弹性碰撞-Two pinball game collection based on VHDL written
<孙佳贝> 在 2024-10-13 上传 | 大小：1764352 | 下载：0

[VHDL编程] Slides-of-VHDL

说明：VHDL课件，包括Xilinx软件的入门使用，VHDL基本语法，状态机以及其他。-VHDL courseware, including entry using Xilinx software, VHDL basic grammar, state machines, and others.
<zhaoyue> 在 2024-10-13 上传 | 大小：3150848 | 下载：0

[VHDL编程] adder8

说明：8位加法器源代码，vivado实现编写。-8 adder Source, vivado achieve write.
<xp> 在 2024-10-13 上传 | 大小：461824 | 下载：0

[VHDL编程] scope_new

说明：本实验，为 ZX-2 开发板的综合实验，该实验利用 ZX-2 开发板上的 ADC、独 立按键、 UART 等外设， 搭建了一个具备丰富功能的数据采集卡， ZX-2 开发板负 责进行数据的采集并将数据通过串口发送到 PC 机上， PC 端，利用强大的串口调 试工具——串口猎人，来实现数据的接收分析，并将数据分别以波形、码表、柱 状图的形式动态显示出来，以让使用者能够直观的看到 ADC 采集到的信号细节。 同时，用户也可
<啧啧啧> 在 2024-10-13 上传 | 大小：24395776 | 下载：1

[VHDL编程] cycle-dig

说明：数码管的动态显示有区别与静态显示 适合初学者学习 通俗易懂 更简化的程序 -Dynamic digital tube showed the difference between static display easy to understand for beginners to learn more streamlined procedures
<啧啧啧> 在 2024-10-13 上传 | 大小：391168 | 下载：0

[VHDL编程] chpt5

说明：This presentation discusses BCH codes which are a certain type of error correction codes that is extensively used in Digital Communications. The understanding of BCH codes and its generation requires a good background in
<aaststudents> 在 2024-10-13 上传 | 大小：105472 | 下载：0

[VHDL编程] Tetris-VHDL

说明：利用FPGA和VGA显示器实现的俄罗斯方块游戏。 使用VHDL语言和Xilinx开发。-Using FPGA and VGA monitor to develop a Tetris game. Developed using VHDL language and Xilinx .
<彭铭仕> 在 2024-10-13 上传 | 大小：3974144 | 下载：0

[VHDL编程] xulie

说明：序列检测，检测出序列11010后亮灯，文件是用verilog编写的-Sequence detection, after detecting a sequence of 11010 lighting, files are written with verilog
<夏冬青> 在 2024-10-13 上传 | 大小：352256 | 下载：0

[VHDL编程] spi_verilog

说明：在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to
<michael> 在 2024-10-13 上传 | 大小：8192 | 下载：0

[VHDL编程] CNT4

说明：四进制加法计数器，带有异步复位功能。还有同步置数，自己可以稍作修改-Quaternary adding counter
<曾> 在 2024-10-13 上传 | 大小：168960 | 下载：0

[VHDL编程] Buffer

说明：parametrizable register and mux in VHDL of data rage, using std_logic_vector type
<Felipe> 在 2024-10-13 上传 | 大小：2048 | 下载：0

[VHDL编程] wgsph_lab

说明：DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog -DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog DDFS VerilogDDFS VerilogDDFS Verilog
<Mohit> 在 2024-10-13 上传 | 大小：1024 | 下载：0