资源列表
[VHDL编程] VGAS
说明:vga for fpga vhdl so enjoy learn about vhdl<hicham hajoui> 在 2024-11-17 上传 | 大小:1kb | 下载:0
[VHDL编程] 3180-bully
说明:the ball in fpga fixe or move it s the same enjoy it it<hicham hajoui> 在 2024-11-17 上传 | 大小:35kb | 下载:0
[VHDL编程] yiweijicunqi
说明:使用并置“&”法写出通用移位寄存器的VHDL模型。在时钟控制下将输入数据寄存,在满足输出条件时输出数据。-Use and set & method common shift register to write VHDL models. Under clock control the input data registers, the output data in the output condition is satisfied.<陈睿祺> 在 2024-11-17 上传 | 大小:833kb | 下载:0
[VHDL编程] shujujiance
说明:单进程Mealy型数据监测。实现100101的数据监测,可实现多次组合监测,更改移植方便简单。-Mealy-type single-process data monitoring. Achieve 100,101 data monitoring, enabling multiple portfolio monitoring, change transplantation convenient and simple.<陈睿祺> 在 2024-11-17 上传 | 大小:474kb | 下载:0
[VHDL编程] clk-divide5
说明:实现5分频计数的veriog电路,简单易懂,欢迎大家下载学习-Achieve 5 divider count veriog circuit, easy to understand, welcome to download the study<李佳旭> 在 2024-11-17 上传 | 大小:1kb | 下载:0
[VHDL编程] clk-10divide
说明:基于verilog编写的十分频时钟,简单易懂,欢迎大家下载和学习-Based on the frequency counter verilog prepared very easy to understand, are welcome to download and learn<李佳旭> 在 2024-11-17 上传 | 大小:1kb | 下载:0
[VHDL编程] Timer_design_XUP
说明:verilog写的秒计数器,计数结果显示在四个七段四个数码管上,两个作为秒位,两个作为分钟位。-A seconds counter described by verilog, counting results are displayed on the four seven four digital tube, two as second bit, two as a minute bit.<queen> 在 2024-11-17 上传 | 大小:1.1mb | 下载:0
[VHDL编程] snake_VHDL
说明:基于vhdl编写的贪吃蛇游戏,课程设计必备-Based on the VHDL language of the snake game, curriculum design essential<孙佳贝> 在 2024-11-17 上传 | 大小:411kb | 下载:0
[VHDL编程] keyboard_scan_XUP
说明:数字密码锁,数字密码由4*3键盘输入,密码输入正确时,lcd屏上显示正确的密码,并显示OK;密码输入错误时,lcd屏上显示ERROR。-Digital lock, numeric password is scanned the 4* 3 keypad, when you enter the correct password, lcd screen displays the correct password and OK when y<queen> 在 2024-11-17 上传 | 大小:3.44mb | 下载:0