[VHDL编程] h264

说明： This is an example top level module for the H264 submodules. Each implementation will differ at the top level due to differing number of video streams, resolution, and RAM type and interface. This is thus just
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[VHDL编程] vga_lcd

说明：VGA LCD interface Uses gray codes to move one clock domain to the other. Flags are synchronous to the related clock domain - empty: synchronous to read_clock - full : synchronous to write_clock-VGA LCD in
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[VHDL编程] e1-framer

说明：e1 fr a mer / de-fr a mer based on itu-t standards state machine using GRAY CODE (or trying to use GRAY CODE
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[VHDL编程] ddr_sdr

说明：DDR SDRAM Controller Core - has been designed for use in XILINX Virtex II FPGAs - works with DDR SDRAM Device MT46V16M16 without changes - may be easily adapted to any other DDR SDRAM device-DDR SDRAM Controller
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[VHDL编程] jpeg-coder

说明：EV_JPEG_ENC core is intended to encode raw bitmap images into JPEG compliant coded bit stream. JPEG baseline encoding method is used.
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[VHDL编程] ex15

说明：vhd数码管测试源码，同时六个数码管控制，显示。-using ALTERA s FPGA design, QUARTUS software development platform.
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[VHDL编程] CLOCK-CODE-VHDL

说明：VHDL源码程序，功能完整的时钟电路代码-using ALTERA s FPGA design, QUARTUS software development platform.VHDL CARD,
<G> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] irdaGET

说明：红外通讯接收，irda通讯接收，红外通讯测试-Infrared communications received, irda communications received infrared communication test
<张三> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] sed

说明：CPLD数码管程序,详细的7段式数码管程序。-CPLD verilog program
<zuonan> 在 2025-04-24 上传 | 大小：459kb | 下载：0

[VHDL编程] cal

说明：针对CPLD实现简易计算器的程序。全部程序都在了。-cpld cal program
<zuonan> 在 2025-04-24 上传 | 大小：861kb | 下载：0

[VHDL编程] 123

说明：配置CPLD的引脚，控制LED灯，实现霓虹灯的效果。-CPLD program
<zuonan> 在 2025-04-24 上传 | 大小：154kb | 下载：0

[VHDL编程] sd_test

说明：sd 卡初始化，读写测试 xilinx spartan6 fpga-sd card initialization, read and write test xilinx spartan6 fpga
<雷一鸣> 在 2025-04-24 上传 | 大小：7kb | 下载：0