[VHDL编程] fir5

说明：5阶fir滤波器，有详细的程序和附有文档，5阶fir滤波器，有详细的程序和附有文档
<王迪> 在 2024-11-19 上传 | 大小：306kb | 下载：0

[VHDL编程] BCDconv

说明：BCD编码的Verilog HDL程序，能够实现BCD编码与卷积码。-BCD-coded Verilog HDL procedures, to achieve BCD encoding and convolutional codes.
<张明> 在 2024-11-19 上传 | 大小：107kb | 下载：0

[VHDL编程] UP3_RTC_CLOCK

说明：在UP3开发板上已经验证过的VHDL代码。精确到十分之一秒，具有闹钟，整点报时，时间可重新设置等功能，在LCD1602上显示。绝对推荐，比网上其他类似代码功能要全而且经过验证。最关键的是该代码是直接通过I2C总线来获取UP3开发板上的实时时钟芯片的时间的,当然也可以通过I2C对时钟芯片进行设置.-In the UP3 development board has been verified VHDL code. Accurate to o
<kehan> 在 2024-11-19 上传 | 大小：1.3mb | 下载：0

[VHDL编程] AES_RTL

说明：使用Verilog HDL 實現AES硬體加解密-Realize the use of Verilog HDL hardware AES encryption and decryption
<林夢魔> 在 2024-11-19 上传 | 大小：15kb | 下载：0

[VHDL编程] ad_convert

说明：用cpld控制时序通过usb传送数据到pc机的vhdl源码，用于一款心电图机。
<聂永波> 在 2024-11-19 上传 | 大小：199kb | 下载：0

[VHDL编程] unsigned_4_adder

说明：通过vhdl语言实现四位无符号数的加法，四位拨位置数，用数码管输出结果-Through the VHDL language realize the number of four unsigned adder, four dial location number of digital control output
<万玉龙> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] Music_Player

说明：用vhdl实现的电子琴中的音乐播放模块，可以实现自动播放以及手动播放功能-Using VHDL realize the electric piano in the music player module, you can realize automatic and manual player playback
<万玉龙> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] CRACK

说明：附件为Synplify9.2.2的license和破解方法-Annex for the license and crack Synplify9.2.2 method
<zhang> 在 2024-11-19 上传 | 大小：16kb | 下载：0

[VHDL编程] am

说明：用DE2板子实现的正选信号发生器,需安装quartus2软件,硬件需要DE2的开发板-Using DE2 board realize the positive selection signal generator, quartus2 need to install software, hardware needs DE2 development board
<任迎> 在 2024-11-19 上传 | 大小：16.15mb | 下载：0

[VHDL编程] DE2_WEB

说明：用DE2板子实现的音频分析器,需要安装quartus2,硬件需要DE2的板子-DE2 board using the Audio Analyzer realize the need to install quartus2, the hardware needs of the DE2 board
<任迎> 在 2024-11-19 上传 | 大小：8.23mb | 下载：1

[VHDL编程] integrity

说明：用DE2板子实现的控制64乘64点阵LED的点亮,硬件需要de2板及led点阵-Using DE2 realize the control board 64 x 64 dot matrix LED
<任迎> 在 2024-11-19 上传 | 大小：1.5mb | 下载：0

[VHDL编程] mid-filter

说明：用vhdl语言实现的中值滤波,硬件需要DE2板-VHDL language used to achieve the median filter, the hardware need to DE2 board
<任迎> 在 2024-11-19 上传 | 大小：1.21mb | 下载：0