[VHDL编程] interleave

说明：数据交织器 verilog HDL源文件-Data interleaver verilog HDL source file
<长空> 在 2024-11-19 上传 | 大小：98kb | 下载：0

[VHDL编程] syn_frame

说明：帧同步Verilog HDL源程序 实现接收机的同步功能-fr a me Synchronization Verilog HDL source code to achieve synchronization receiver
<长空> 在 2024-11-19 上传 | 大小：75kb | 下载：0

[VHDL编程] CRC

说明：verilog 实现循环冗余校验 源代码-Cyclic Redundancy Check realize Verilog source code
<长空> 在 2024-11-19 上传 | 大小：359kb | 下载：0

[VHDL编程] add

说明：加法器 用VerilogHDL实现加罗华域加法器-Used realize adder VerilogHDL Le Hua domain adder
<长空> 在 2024-11-19 上传 | 大小：189kb | 下载：0

[VHDL编程] uart_serial

说明：UART接口的VHDL源代码，成功应用于SOC项目开发中，请勿用于商业用途。-UART interface of the VHDL source code, successfully applied in the development of SOC projects, not for commercial purposes.
<xiaojian> 在 2024-11-19 上传 | 大小：12kb | 下载：0

[VHDL编程] DDS1024

说明：实现DDS频率可调得VHDL程序，频率步进为1KHZ。包括源程序与仿真程序。-DDS frequency adjustable must realize VHDL procedures, the frequency step for 1KHZ. Including source code and simulation procedures.
<ice> 在 2024-11-19 上传 | 大小：233kb | 下载：0

[VHDL编程] SerialtoParallelConverter

说明：串行转并行SerialtoParallelConverter-Serial to Parallel SerialtoParallelConverter
<磊> 在 2024-11-19 上传 | 大小：26kb | 下载：0

[VHDL编程] VHDL27example

说明：VHDL 很有价值的27实例,对于新手很有帮助-VHDL valuable 27 examples, very helpful for novice
<> 在 2024-11-19 上传 | 大小：1.22mb | 下载：0

[VHDL编程] 8.13_MFSK_VHDL

说明：mfsk调制方式的VHDL的实现 程序简洁 而且附有仿真波形-MFSK modulation mode of the realization of VHDL procedures and accompanied by concise simulation waveform
<铁松> 在 2024-11-19 上传 | 大小：62kb | 下载：0

[VHDL编程] Edition

说明：VHDL可重用英文书,书中有许多对VHDL可重用的具体介绍,是一般的相关书籍所没有的.-VHDL reusable English book has a lot of reusable VHDL specific introduction is generally not related books.
<徐民> 在 2024-11-19 上传 | 大小：4.35mb | 下载：0

[VHDL编程] 3-8

说明：本文件是利用verilog实现的3-8译码器-This document is the use of Verilog realize the 3-8 decoder
<阿岩> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] 1.

说明：用VHDL硬件描述语言完成秒表的设计，分6个模块-Using VHDL hardware descr iption language completed stopwatch design, sub-module 6
<刘小> 在 2024-11-19 上传 | 大小：48kb | 下载：0