[VHDL编程] intel-flash-verilog

说明：intel flash 的verilog模型源码-failed to translate
<刘新宇> 在 2025-03-07 上传 | 大小：1.8mb | 下载：0

[VHDL编程] sram_vhdl

说明：基于vhdl的sram读写访问程序，经过前后仿真及板上实际测试-failed to translate
<刘新宇> 在 2025-03-07 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_vhdl

说明：基于vhdl语言实现的fifo控制器。经过仿真及实际测试-failed to translate
<刘新宇> 在 2025-03-07 上传 | 大小：608kb | 下载：0

[VHDL编程] Mobile_Communication

说明：关于通信技术的PPT,适合有一定硬件基础的同学，也适合给通信的初学者作为文献参考-A PPT for learning Advanced_Techniques_in_Mobile_Communication
<何旭东> 在 2025-03-07 上传 | 大小：1.08mb | 下载：0

[VHDL编程] Vies-to-answer-first-8-is

说明：这是一个八路抢答器的vhdl程序设计论文，经过eda上机检测通过-This is a vies to answer first the program for 8 VHDL design paper, through computer eda detection through
<王洪建> 在 2025-03-07 上传 | 大小：190kb | 下载：0

[VHDL编程] shiyan

说明：OFDM中的信道均衡技术对于研究如何消除噪声干扰以及去除相位偏移的有着重要的作用-OFDM channel equalization techniques in the study of how to eliminate noise and to remove the phase offset has an important role in
<闫城> 在 2025-03-07 上传 | 大小：1.3mb | 下载：0

[VHDL编程] AssignmentP7

说明：1. Design a VHDL model for a 4-bit up-and-down synchronous binary counter with carry and borrow signs using FSM. Verification of this design is especially appreciated.
<魏攸> 在 2025-03-07 上传 | 大小：201kb | 下载：0

[VHDL编程] AssignmentP6

说明：1. For the VHDL model given below (Code List One), compare the FIFOs implementations on CPLD and FPGA. (1) Synthesize and verify (simulate) the VHDL design of the FIFOs (2) For CPLD implementation (fit) of the FIFOs
<魏攸> 在 2025-03-07 上传 | 大小：113kb | 下载：0

[VHDL编程] AssignmentP4

说明：Assignment 4: 1. Analyze and simulate the following code lists (code1 and code 2) with the same input signals shown below by presenting POW and OL. If the data type of “a, b, c, d, u, v, w, x, y, z” is declared as std_
<魏攸> 在 2025-03-07 上传 | 大小：168kb | 下载：0

[VHDL编程] AssignmentP3

说明：Assignment 3 Construct VHDL models for 74-139 dual 2-to-4-line decoders using three descr iption styles, i.e., behavioral, dataflow and structural descr iptions. (1) Synthesize and (2) simulate these models respectivel
<魏攸> 在 2025-03-07 上传 | 大小：138kb | 下载：0

[VHDL编程] assignmentP2

说明：1. Access the relevant reference books or technical data books and give accurate definitions for the following timing parameters: (1) propagation time tPD, (2) transition time tTD, (3) setup time tSU, (4) hold
<魏攸> 在 2025-03-07 上传 | 大小：168kb | 下载：0

[VHDL编程] real_module

说明：对进来的数据进行乒乓操作，例如0-63出来的结果是31-0,63-32.进来和出去为同一时钟，且都是流水线方式，结构为双口RAM.-Ping-pong on the incoming data operations, such as 0-63, the results are 31-0,63-32. Come in and out of the same clock, and are pipelined, the structure o
<王海生> 在 2025-03-07 上传 | 大小：1.83mb | 下载：0