[VHDL编程] new_compare

说明：这是一个定时比较器，当数据a和b高几位一致时再对数据进行比较，可以根据自己设计进行相关参数修改-This is a timing comparator, when the data a and b when a high number of consistent data, we can design according to their own amendments to the relevant parameters
<杨杨> 在 2024-11-17 上传 | 大小：352kb | 下载：0

[VHDL编程] vhdlgenerateofsentencegrammarapplication

说明：vhdl实验 计数器：generate语句的应用-Experimental VHDL Counter: generate statement application
<王天辉> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] DS18B20_VHDL

说明：FPGA DS18B20 测试温度 VHDL源码 -FPGA DS18B20 test temperature VHDL source code
<张焱> 在 2024-11-17 上传 | 大小：149kb | 下载：0

[VHDL编程] AD0804_FPGA_VHDL

说明：
<张焱> 在 2024-11-17 上传 | 大小：262kb | 下载：0

[VHDL编程] VGA_example

说明：FPGA/cpld 控制显示器显示 VHDL源码 内有测试程序-FPGA/cpld control display VHDL source code, there are test procedures
<张焱> 在 2024-11-17 上传 | 大小：941kb | 下载：0

[VHDL编程] xu

说明：序列发生器,产生一个8位序列号,序列码可自定义修改,还有一个序列检测器 -Sequence generator, producing an 8-bit serial number, serial code can be customized to amend, there is a sequence detector
<郭明> 在 2024-11-17 上传 | 大小：766kb | 下载：0

[VHDL编程] count

说明：模可变计数器,可实现模2模8模10模16,异步清零,模可变加减计数-Variable modulus counter, can be realized mode 2 mode 8-mode 10 mode 16, Asynchronous Clear, variable modulus counting addition and subtraction
<郭明> 在 2024-11-17 上传 | 大小：199kb | 下载：0

[VHDL编程] shift

说明：移位寄存器,异步清零,异步置数,左移右移可控,具有循环移位功能-Shift Register, Asynchronous Clear, asynchronous purchase the number of controllable left shifted to right with a cyclic shift function
<郭明> 在 2024-11-17 上传 | 大小：193kb | 下载：0

[VHDL编程] i2c_master_bit_ctrl

说明：该代码用硬件描述语言Verilog系统地描述了I2C总线接口的位比特主控转换模型。对学习FPGA和I2C总线接口有极大地帮助。-The code used Verilog hardware descr iption language descr iption of the system bus interface I2C control bit bit-switching model. Learning I2C bus interfac
<fengxinya> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] UART232

说明：本代码是用VHDL语言全面、系统地描述UART通信协议标准，通过对UART进行数据通信的实际运用，能够较全面地理解和掌握VHDL和UART协议。-The VHDL language code is a comprehensive, systematic descr iption of UART communication protocol standards, through the UART to the practical appl
<fengxinya> 在 2024-11-17 上传 | 大小：22kb | 下载：0

[VHDL编程] 64

说明：64位乘法器，超前进位的，大家看看，通过仿真的，verilog的-64-bit multiplier, bit-ahead, let us look at the adoption of simulation, verilog of
<> 在 2024-11-17 上传 | 大小：37kb | 下载：0

[VHDL编程] fpga

说明：
<lg> 在 2024-11-17 上传 | 大小：1010kb | 下载：0