[VHDL编程] Design_and_Test_VerilogHDL

说明：Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码，很多使用的实例，并有说明，是学习Verilog 不可多得的好资料。-Design and Test_Verilog HDL- EDA pioneer studio design and verification-Verilog HDL book with source code, many examples a
<ZY> 在 2024-11-17 上传 | 大小：1.8mb | 下载：0

[VHDL编程] show

说明：DE2平台键控传输，完成PC机键盘控制，PS/2传输DE2目标板实现-DE2 platform keying transmission, complete control of PC-keyboard, PS/2 transmission DE2 board to achieve the goal
<samson> 在 2024-11-17 上传 | 大小：522kb | 下载：0

[VHDL编程] Verilog

说明：FPGA verilog，比较好的verilog源码，现提供给大家，供参考-FPGA verilog, better Verilog source code is now available to everyone, for reference
<leedong> 在 2024-11-17 上传 | 大小：41kb | 下载：0

[VHDL编程] fifo_sync

说明：脉冲同步电路,简单修改就可以使用,很使用的.-Pulse synchronization circuit, a simple modification you can use, it is used.
<> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] NiosII

说明：NiosII初学者范例,里面包含字符模式设备驱动\DMA传输等范例-NiosII beginners Example containing characters mode device driver DMA transmission Example
<郑先生> 在 2024-11-17 上传 | 大小：8kb | 下载：0

[VHDL编程] lzr

说明：
<> 在 2024-11-17 上传 | 大小：30.31mb | 下载：0

[VHDL编程] fpga_HDL.examples

说明：多个Verilog和vhdl程序例子，可以作为初学者参考实例，按照电路结构写出HDL代码-A number of examples of Verilog and VHDL program can be used as reference examples for beginners, in accordance with the circuit structure to write HDL code
<楚南蛮> 在 2024-11-17 上传 | 大小：106kb | 下载：0

[VHDL编程] tstbench

说明：pci 接口协议 用Verilog编写，经过测试使用，与大家共享-pci interface protocol using Verilog prepared, tested the use, and share
<hanbing> 在 2024-11-17 上传 | 大小：15kb | 下载：0

[VHDL编程] lisaru

说明：用VHDL语言编写的，利用FPGA模拟示双通道波器功能，两个通道各自输入正弦信号，合成“李萨如”图-Using VHDL language and FPGA simulation showing the use of dual-channel wave function, the two-channel their input sinusoidal signal, synthetic Lissajous Figure
<qlz> 在 2024-11-17 上传 | 大小：3kb | 下载：0

[VHDL编程] cntl_ddr3(xilinx)

说明： xilinx ddr3最新VHDL代码,通过调试-xilinx ddr3 latest VHDL code through debugging
<zhang chi> 在 2024-11-17 上传 | 大小：99kb | 下载：0

[VHDL编程] deinter

说明：deinterlace的核心verilog，-deinterlace core verilog,
<zhang chi> 在 2024-11-17 上传 | 大小：15kb | 下载：0

[VHDL编程] div2

说明：32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码-32 divider dividend and divisor are 16-bit integer, decimal 16 for the 32-bit integer, 16-bit decimal number more than 16 integer, 16-bit dec
<李春阳> 在 2024-11-17 上传 | 大小：1kb | 下载：0