[VHDL编程] whit_rim

说明：QVGA显示白框 QVGA显示白框-QVGA display QVGA display white box white box
<vico> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] white_rim_testbench

说明：QVGA显示白框的test bench程序-QVGA display white box test bench procedures
<vico> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 16b20b

说明：以太网16B/20B源代码包括编码器和解码器功能-Ethernet 16B/20B source code including the encoder and decoder functions
<asd> 在 2024-11-17 上传 | 大小：727kb | 下载：0

[VHDL编程] crc

说明：用Verilog编写crc校验码，包括8位，12位，16位，32位，非常实用-Prepared using Verilog CRC check codes, including 8, 12, 16, 32, a very practical
<asd> 在 2024-11-17 上传 | 大小：11kb | 下载：0

[VHDL编程] 8251_OSED

说明：用VHDL语言实现可编程串口芯片8251，包括8251的全部功能-Using VHDL language programmable chip serial 8251, including all of the features of 8251
<asd> 在 2024-11-17 上传 | 大小：359kb | 下载：0

[VHDL编程] 8255_OSED

说明：用VHDL语言实现可编程并行接口芯片8255，包括8255的全部功能-Using VHDL language programmable parallel interface chip 8255, including all of the features of 8255
<asd> 在 2024-11-17 上传 | 大小：221kb | 下载：0

[VHDL编程] xapp858

说明：xilinx公司的ＤＤＲ实现源码，希望对你的开发有所帮助-Xilinx DDR to achieve the company s source code, and they hope to be helpful to your development
<feng> 在 2024-11-17 上传 | 大小：63kb | 下载：0

[VHDL编程] clock

说明：在ACEX EP1K30TC144-3实现了闹钟功能,并能修改定时,和当前时间-ACEX EP1K30TC144-3 in the realization of the alarm clock function, and can modify from time to time, and the current time
<谢文> 在 2024-11-17 上传 | 大小：512kb | 下载：0

[VHDL编程] Asynchronous_read_write_RAM

说明：Dual Port RAM Asynchronous Read/Write 经过modelsim仿真 -Dual Port RAM Asynchronous Read/Write through ModelSim Simulation
<lianlianmao> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Synchronous_read_write_RAM

说明：Synchronous read write RAM verilog。经过modelsim se仿真。-Synchronous read write RAM verilog. Through simulation modelsim se.
<lianlianmao> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Synthesizable_FIFO_verilog

说明：Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For t
<lianlianmao> 在 2024-11-17 上传 | 大小：16kb | 下载：0

[VHDL编程] Content_Addressable_Memory

说明：Content Addressable Memory 的verilog源代码。经过modelsim仿真。-Content Addressable Memory of Verilog source code. After ModelSim simulation.
<lianlianmao> 在 2024-11-17 上传 | 大小：1kb | 下载：0