[VHDL编程] Fir

说明：11 阶FIR 数字滤波器,verolog描述，通过modelsim 6.0 仿真，Quartue综合-11-order FIR digital filter, verolog descr iption, modelsim 6.0 through simulation, Quartue integrated
<shenyunfei> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO_Syn

说明：
<shenyunfei> 在 2025-01-11 上传 | 大小：25kb | 下载：0

[VHDL编程] 4VerilogFIFO

说明：一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合-FIFO realize a new method, verilog descr iption, modelsim 6.0 through simulation, Quartue integrated
<shenyunfei> 在 2025-01-11 上传 | 大小：2kb | 下载：0

[VHDL编程] circularbuffer

说明：
<shenyunfei> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] 89_full_adder

说明：full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合-full adder design code, verilog language to describe, through the ModelSim simulation, quartus integrated
<shenyunfei> 在 2025-01-11 上传 | 大小：4kb | 下载：0

[VHDL编程] Modelsim_timing_simulation_library

说明：文章论述如何将向modelsim中添加仿真库，包括添加xilinx,altera,actel公司的仿真库的方法-Article on how to add ModelSim simulation library, including the add xilinx, altera, actel the company
<zhurui> 在 2025-01-11 上传 | 大小：112kb | 下载：0

[VHDL编程] logic_lock

说明：logic lock 的vhdl源码，altera平台适用。-logic lock the VHDL source code, altera platform.
<xad> 在 2025-01-11 上传 | 大小：2.43mb | 下载：0

[VHDL编程] tcl_io

说明：
<xad> 在 2025-01-11 上传 | 大小：25kb | 下载：0

[VHDL编程] io-sortation

说明：
<xad> 在 2025-01-11 上传 | 大小：26kb | 下载：0

[VHDL编程] bjjfrequent

说明：等精度频率计的verilogHDL的实现,我花了好长时间才写的哦
<小闭> 在 2025-01-11 上传 | 大小：220kb | 下载：0

[VHDL编程] taix_fee

说明：verilog HDL编写的出租车计费系统-verilog HDL prepared Taxi Accounting System
<yukiflower> 在 2025-01-11 上传 | 大小：541kb | 下载：0

[VHDL编程] GuangShanChi

说明：光栅尺的四细分和辩向电路，并具有计数器功能，利用Quartus综合，可以参考-Grating four segments and the dialectic to the circuit, and have counter functions, using Quartus integrated, can refer to
<蔡有才> 在 2025-01-11 上传 | 大小：678kb | 下载：0