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[VHDL编程vhdl

说明:检测一组或多组又二进制码组成的脉冲序列信号,当序列检测器连续收到一组或多组序列信号,如果与预先设置的码相同的时候,输出1,否则输出0. -Detection of one or more group was composed of binary code pulse train signal, when the sequence detector continuous sequence of one or more groups r
<venny> 在 2025-03-15 上传 | 大小:122kb | 下载:0

[VHDL编程VHDL2

说明:序列信号发生器: 在系统时钟的作用下能够循环产生一组或多组序列信号的时序电路,(循环产生一组序列信号0111010011011010) 序列检测器: 检测一组或多组又二进制码组成的脉冲序列信号,当序列检测器连续收到一组或多组序列信号,如果与预先设置的码11010相同的时候,输出1,否则输出0. -Sequence of signal generator: the role of the system clock cy
<venny> 在 2025-03-15 上传 | 大小:92kb | 下载:0

[VHDL编程sdsdsd

说明:Cpu 8bit. Vorks good. Taking all instructions, sdo OR Xor and athor... Is registers
<kaktusasturbo> 在 2025-03-15 上传 | 大小:8kb | 下载:1

[VHDL编程Verilog

说明:用verilog实现七位最大公约数的算法,使用状态机,可仿真电路图-Seven with the greatest common divisor algorithm verilog implementation, the use of state machine circuit simulation
<LEEY> 在 2025-03-15 上传 | 大小:317kb | 下载:0

[VHDL编程turbo_encoder

说明:在赛灵思的FPGA上实现turbo码的编码程序,使用Verilog语言实现。-Implemented on Xilinx FPGA in the turbo coding principle, the use of Verilog language.
<黄一> 在 2025-03-15 上传 | 大小:24kb | 下载:0

[VHDL编程new

说明:four bit shift register verilog code-four bit shift register verilog code
<aftab> 在 2025-03-15 上传 | 大小:1kb | 下载:0

[VHDL编程shift_register

说明:It is noise generator.it is a linear feedback 16 shift-registe where the bits 15,14,12,3 are fed back via xor gates.make random signal close to real noise
<sa> 在 2025-03-15 上传 | 大小:471kb | 下载:0

[VHDL编程seven_segment

说明:It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE-It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE...
<sa> 在 2025-03-15 上传 | 大小:331kb | 下载:0

[VHDL编程memory

说明:DESIGN A SINGLE PORT MEMORY 8*256 using array with standard logic & tri_state gate, and simulate it by reading & writing word
<sa> 在 2025-03-15 上传 | 大小:8.38mb | 下载:0

[VHDL编程alu8bit

说明:it implement alu for 8 bit addition,subtraction,and ,or, left shift without overflow support and simulate it in modelsim
<sa> 在 2025-03-15 上传 | 大小:400kb | 下载:0

[VHDL编程FinitStateMashine

说明:implement finit state machine for finding "1010" pattern in a bit stream,there might be several after each other and also use one-hot state in modelsim
<sa> 在 2025-03-15 上传 | 大小:373kb | 下载:0

[VHDL编程shuzimiaobiao

说明:秒表设计中的分块模块的设计,运用VHDL语言编写-Stopwatch design block module design, the use of VHDL language
<林泽宇> 在 2025-03-15 上传 | 大小:75kb | 下载:0
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