文件名称:clkgen
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verilog 编写的pic16c5x时钟模块-verilog prepared pic16c5x clock module
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压缩包 : 39709593clkgen.rar 列表 clkgen\clkgen.npl clkgen\clkgen.v clkgen\__projnav.log clkgen\automake.log clkgen\clkgen.prj clkgen\clkgen.cmd_log clkgen\clkgen.syr clkgen\clkgen.lso clkgen\WAVE.TFW clkgen\WAVE.ANT clkgen\wave.ado clkgen\transcript clkgen\wave.udo clkgen\wave.fdo clkgen\vsim.wlf clkgen\results.txt clkgen\clkgen.ldo clkgen\DEFAULT.TFW clkgen\DEFAULT.ANT clkgen\coregen.log clkgen\coregen.prj clkgen\dff.prj clkgen\dff.cmd_log clkgen\dff.syr clkgen\dff.lso clkgen\dff_vhdl.prj clkgen\fsm_clkgen.prj clkgen\fsm_clkgen.cmd_log clkgen\fsm_clkgen.syr clkgen\fsm_clkgen_vhdl.prj clkgen\fsm_clkgen.lso clkgen\clkgen.stx clkgen\clkgen_vhdl.prj clkgen\clkgen.ngr clkgen\clkgen.ngc clkgen\wave.tbw clkgen\clkgen.dhp clkgen\work\_info clkgen\work\@w@a@v@e\_primary.vhd clkgen\work\@w@a@v@e\verilog.asm clkgen\work\@w@a@v@e\_primary.dat clkgen\work\@w@a@v@e clkgen\work\glbl\_primary.vhd clkgen\work\glbl\verilog.asm clkgen\work\glbl\_primary.dat clkgen\work\glbl clkgen\work\wave\_primary.vhd clkgen\work\wave\verilog.asm clkgen\work\wave\_primary.dat clkgen\work\wave clkgen\work\clkgen\_primary.vhd clkgen\work\clkgen\verilog.asm clkgen\work\clkgen\_primary.dat clkgen\work\clkgen clkgen\work clkgen\xst\work\hdllib.ref clkgen\xst\work\vlg60\clkgen.bin clkgen\xst\work\vlg60 clkgen\xst\work clkgen\xst clkgen\__projnav\runXst_tcl.rsp clkgen\__projnav\clkgen_flowplus.gfl clkgen\__projnav\clkgen.gfl clkgen\__projnav\clkgen.xst clkgen\__projnav\hb_cmds clkgen\__projnav\coregen.rsp clkgen\__projnav\dff.xst clkgen\__projnav\fsm_clkgen.xst clkgen\__projnav clkgen