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文件名称:adder4

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 5kb
  • 下载次数：
  • 2次
  • 提 供 者：
  • lumi****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog加法器,附加测试文件

可用modelsim 仿真实现-Verilog Adder, additional test file ModelSim simulation can be used to achieve
相关搜索： verilog
adder
modelsim
VERILOG
ADDER
verilog加
verilog
测试

(系统自动生成,下载前可以参看下载内容)

下载文件列表

chap3

.....\adder4.acf

.....\adder4.hif

.....\adder4.ndb

.....\adder4.v

.....\adder_tp.v

.....\aoi.v

.....\count4.v

.....\count4_tp.v

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