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文件名称:modelsim-for-verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [WORD]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 976kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • tip***
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  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog或VHDL编辑仿真软件的使用方法，个人用过觉得很不错，所以在此推荐给大家-editing verilog or VHDL simulation software to use, personally feel very good used, so this recommendation to you
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