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[VHDL编程Adder_16bit_2b

说明:這是由我自己寫的16位元可處理2補數的加法器,希望能提供同學們課業上的好幫助-It was written by myself 16 yuan can handle two' s complement adder, hoping to provide better help students on academic
<王宇揚> 在 2025-03-04 上传 | 大小:1kb | 下载:0

[VHDL编程1.3V-default

说明:這是一個適用於1.8V轉1.3V必迴路 在1Mhz頻率下 RLC各為 25m 4.7u 10u 給有需要的同學作為參考-This is one for 1.8V 1.3V will turn 1Mhz frequency RLC circuit at each 25m 4.7u 10u to needy students as a reference
<王宇揚> 在 2025-03-04 上传 | 大小:1kb | 下载:0

[VHDL编程alpha1_3_compensator

说明:同為適用於1.8V轉1.3V必迴路 在1Mhz頻率下 RLC各為 25m 4.7u 10u 排除浮點數的int整數補償器 給有需要的同學作為參考-The same applies to 1.8V 1.3V will turn 1Mhz frequency RLC circuit at each 25m 4.7u 10u exclude floating point int integer compensation to nee
<王宇揚> 在 2025-03-04 上传 | 大小:1kb | 下载:0

[VHDL编程ComparatorTestVersion

说明:基於wire方式設計的補償器,但需外接DFF依照同學想做幾階的可在進行外加,Z^-1 需2個 Z^-2 3個依此類推.僅提供實做參考,實際參數需自行設計-Based on wire mode compensator design, but need to add DFF in accordance with the order of a few students want to be carrying plus, Z ^-1 need
<王宇揚> 在 2025-03-04 上传 | 大小:1kb | 下载:0

[VHDL编程timing_sim

说明:使用ModelSim对Altera设计进行时序仿真的简单操作步骤-Simple operation steps using the ModelSim timing simulation for Altera design
<lihao> 在 2025-03-04 上传 | 大小:1.65mb | 下载:0

[VHDL编程Example-b8-3

说明:使用DO文件进行仿真的基本方法,包含基本操作步骤-The basic method of using DO file for simulation,include basic steps
<lihao> 在 2025-03-04 上传 | 大小:14kb | 下载:0

[VHDL编程Example-b8-4

说明:ModelSim的波形比较的功能可以将当前仿真与一个参考数据(WLF文件)进行比较,比较的结果可以在波形窗口或者列表窗口中查看-Comparison of the ModelSim wave functions , compare the results can be viewed on the waveform window or the list window
<lihao> 在 2025-03-04 上传 | 大小:8kb | 下载:0

[VHDL编程Example-b8-5

说明:四态的VCD文件,参数在0/1/X/Z之间变化,没有信号的强度信息-The four state VCD file, parameter changes between 0/1/X/Z, no intensity information of the signal
<lihao> 在 2025-03-04 上传 | 大小:13kb | 下载:0

[VHDL编程Example-b8-6

说明:Synplify Pro综合流程,体会Synplify Pro综合工具的使用方法与技-Synplify Pro synthesis process, and technology usage experience of Synplify Pro synthesis tool
<lihao> 在 2025-03-04 上传 | 大小:138kb | 下载:0

[VHDL编程da

说明:distributed arithmetic based fir filter implementation by xilinx using system generator
<Dwarakanadh> 在 2025-03-04 上传 | 大小:175kb | 下载:0

[VHDL编程important

说明:importatn document for fir filter implementation by distributed arithmetic
<Dwarakanadh> 在 2025-03-04 上传 | 大小:749kb | 下载:0

[VHDL编程gailiangban

说明:基于fpga的平台,用verilog,写的一个可以表白的工具-can be use to show love
<Thoms Peter> 在 2025-03-04 上传 | 大小:5.6mb | 下载:0
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