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[VHDL编程FPGAcode

说明:函数,任务,有限状态机,状态机接口设计,SRAM设计FIFO的代码实现-Functions, tasks, finite state machine, the state machine interface design, SRAM FIFO design code implements
<wxy> 在 2025-01-19 上传 | 大小:8kb | 下载:0

[VHDL编程mux

说明:verilog code it is about multiplexer
<myank jaiswal> 在 2025-01-19 上传 | 大小:102kb | 下载:0

[VHDL编程serial

说明:此为Verilog写的功能测试函数,主要用于模块的测试,本程序已调试成功。-This is the function of test functions written in Verilog, mainly used in the test module, the program has been successful debugging.
<尹框> 在 2025-01-19 上传 | 大小:1kb | 下载:0

[VHDL编程vedio_format

说明:本代码是bt1120 格式产生以及转换为rgb源代码,开发环境为vhdl。-this code describe the bt1120 generator and change form soure code.
<kenzhu> 在 2025-01-19 上传 | 大小:12.34mb | 下载:1

[VHDL编程VD_212_correction

说明:对田耘等所著《无线通信FPGA设计》中第324页代码错误进行了更正,并对代码进行了注释。同时给出了测试激励文件。-Tian Yun and other book Wireless Communications FPGA design on page 324 of the code error has been corrected, and the code of the comments.At the same time gives
<LIU-Jianlinag> 在 2025-01-19 上传 | 大小:239kb | 下载:0

[VHDL编程fenpin5_5

说明:Verilog 语言实现利用FPGA对输入方波实现5.5分频-the frequency of a rectangular wave is divided 5.5 using the FPGA
<王斌一> 在 2025-01-19 上传 | 大小:340kb | 下载:0

[VHDL编程master_bla

说明:master bla altera quartus II version 15
<wira> 在 2025-01-19 上传 | 大小:2kb | 下载:0

[VHDL编程altdq_dqs2

说明:altera ip a ltera ip-altera ip altera ip altera ip
<wira> 在 2025-01-19 上传 | 大小:2.15mb | 下载:0

[VHDL编程alt_xaui

说明:altera ip a ltera ip-altera ip altera ip altera ip
<wira> 在 2025-01-19 上传 | 大小:6.13mb | 下载:0

[VHDL编程DTSM

说明:在开发板上可以实现从00到59的计数,相当于一个60进制的计数器,里面包括了将脉冲分频的代码编写-In the development board can be achieved 00 to 59 counts, the equivalent of a 60 hexadecimal counter, which includes the pulse frequency of the code
<张宇晴> 在 2025-01-19 上传 | 大小:4kb | 下载:0

[VHDL编程descore_latest.tar

说明:VHDL implementation of the classic DES block cipher (interactive architecture)
<hj> 在 2025-01-19 上传 | 大小:6kb | 下载:0

[VHDL编程pwm_latest.tar

说明:pulse width modulator, work as one PWM or one timer. 16 bit main counter
<hj> 在 2025-01-19 上传 | 大小:125kb | 下载:0
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