[VHDL编程] hdb3_1.1

说明：verilog 语言hdb 3 编 码 经过测试，但冗余问题未解决-Verilog language coding hdb 3 tested, but unresolved questions redundancy
<huang> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Synplify

说明：华为synplify入门教程：Synplify快速入门-Huawei Synplify Tutorial: Synplify Quick Start
<summery> 在 2025-01-20 上传 | 大小：62kb | 下载：0

[VHDL编程] Triangle_Wave_generater

说明：采用vhdl语言编程，基于quartus平台的三角波仿真。-Using VHDL language programming, based on the Quartus triangular wave simulation platform.
<苏苏> 在 2025-01-20 上传 | 大小：1.93mb | 下载：0

[VHDL编程] CPLDVHDLCODE

说明：CPLD VHDL CODE非常好的参考资料-CPLD VHDL CODE a very good reference
<DIC> 在 2025-01-20 上传 | 大小：4.43mb | 下载：0

[VHDL编程] timer_0

说明：计数器的FPGA控制程序，开发平台为ISE或者quartus-FPGA counter control procedures, development platform for the ISE or Quartus
<> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] onchip_memory_0

说明：在线仿真调试的存储器代码，可在ISE或quartus下完成调试-Online simulation of the memory debugging code can be accomplished under the ISE or Quartus debugging
<> 在 2025-01-20 上传 | 大小：1kb | 下载：1

[VHDL编程] jtag_uart_0

说明：jatag在nios环境下的接口代码，可在ISE或quartus下完成调试-Nios jatag environment in the interface code, can be accomplished under the ISE or Quartus debugging
<> 在 2025-01-20 上传 | 大小：4kb | 下载：0

[VHDL编程] cpu_0

说明：cpu代码，可在ISE或quartus下完成调试-cpu code, can be accomplished under the ISE or Quartus debugging
<> 在 2025-01-20 上传 | 大小：295kb | 下载：0

[VHDL编程] niosII_system_cpu

说明：cpu代码，可在ISE或quartus下完成调试-cpu code, can be accomplished under the ISE or Quartus debugging
<> 在 2025-01-20 上传 | 大小：12kb | 下载：0

[VHDL编程] count_binary_0

说明：二进制计数器的硬件代码，可在ISE或quartus下完成调试-Binary counter hardware code, available at ISE or Quartus to complete debugging
<> 在 2025-01-20 上传 | 大小：9kb | 下载：0

[VHDL编程] div_clk

说明：主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率-Master clock for the 15.36MHz band strobe output 8-bit prescaler, can be 100Hz, 120Hz, 1kHz, 10kHz frequency
<wangyongbing> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] PCR

说明：本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。-This procedure is in the transport stream during transmission of program the clock to carry out field testing and modification, using Verilog HDL language programming.
<yagebu> 在 2025-01-20 上传 | 大小：4kb | 下载：0