[VHDL编程] 基于CPLD-FPGA的半整数分频器的设计

说明：基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
<胡路听> 在 2024-10-06 上传 | 大小：21504 | 下载：0

[VHDL编程] 同步复位与异步复位问题

说明：同步复位与异步复位问题，应用于EDA设置，适合初学者-asynchronous and synchronous reset reduction, EDA application settings for beginners
<胡路听> 在 2024-10-06 上传 | 大小：242688 | 下载：0

[VHDL编程] 用Verilog HDL实现I2C总线功能

说明：用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助-with Verilog HDL I2C bus function of I2C bus is very helpful
<胡路听> 在 2024-10-06 上传 | 大小：120832 | 下载：1

[VHDL编程] dsfs

说明：扫描信号从C3 ～C0送入,信号依序为1000 ->0100 ->0010 -> 0001->1000 循环,当扫描信号为1000时,则扫描第0行中的四个按键. 扫描信号为0100时,则扫描第1行中的四个按键, 以此类推.如果有按键被按下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的-scan signal from C0 to C3 i
<杨要强> 在 2024-10-06 上传 | 大小：112640 | 下载：0

[VHDL编程] 单片机坐标定时器实验

说明：http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3～R0. b. OUTPUT脚 : C3～C0 , DATA3～DATA0
<杨要强> 在 2024-10-06 上传 | 大小：1559552 | 下载：0

[VHDL编程] mp3if

说明：通过CPLD将8位并行数据转换为串行数据并可以采用I2C方式与其他器件连接，可以用于MCU需要与提供I2C接口器件通信的场合。-through CPLD to eight parallel data into serial data and methods can be used I2C connections with other devices, which can be used to provide MCU with I2C I
<hcguan> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] I2C总线控制器 Xilinx提供

说明：用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助-I2C bus contrll functions implemented by Verilog HDL.
<司法> 在 2024-10-06 上传 | 大小：889856 | 下载：0

[VHDL编程] lightW

说明：一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR，管腳連接標示了。我也下在電路板上試過了，沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手，人人有責。-a small LCD lights procedures. I did not write. I am only responsible for the debugging. A
<鄧翀> 在 2024-10-06 上传 | 大小：236544 | 下载：0

[VHDL编程] intro_to_quartus2_chinese

说明：介绍quartus IＩ　汉语教程，非常难得，-A Chinese introduction to quartus II.
<石峰 > 在 2024-10-06 上传 | 大小：3089408 | 下载：0

[VHDL编程] Figure_Models

说明：James Armstrong VHDL Design , source code
<真名> 在 2024-10-06 上传 | 大小：46080 | 下载：0

[VHDL编程] des-verilog

说明：des加密算法的verilog语言的实现-des encryption algorithm to achieve the Verilog language
<杨云丰> 在 2024-10-06 上传 | 大小：67584 | 下载：1

[VHDL编程] clock_time

说明：本文件解压后clock_time.vhd采用编程环境maxplusII，完成时间秒定时、记时，设置时间秒、声光报警等功能。-this document unpacked clock_time.vhd maxplusII use programming environment, the time for completion seconds timing, Hutchison, the set-up time seconds, sound
<阿兰> 在 2024-10-06 上传 | 大小：1024 | 下载：0