[VHDL编程] dsfs

说明：扫描信号从C3 ～C0送入,信号依序为1000 ->0100 ->0010 -> 0001->1000 循环,当扫描信号为1000时,则扫描第0行中的四个按键. 扫描信号为0100时,则扫描第1行中的四个按键, 以此类推.如果有按键被按下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的-scan signal from C0 to C3 i
<杨要强> 在 2024-12-24 上传 | 大小：110kb | 下载：0

[VHDL编程] 单片机坐标定时器实验

说明：http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3～R0. b. OUTPUT脚 : C3～C0 , DATA3～DATA0
<杨要强> 在 2024-12-24 上传 | 大小：1.49mb | 下载：0

[VHDL编程] mp3if

说明：通过CPLD将8位并行数据转换为串行数据并可以采用I2C方式与其他器件连接，可以用于MCU需要与提供I2C接口器件通信的场合。-through CPLD to eight parallel data into serial data and methods can be used I2C connections with other devices, which can be used to provide MCU with I2C I
<hcguan> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C总线控制器 Xilinx提供

说明：用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助-I2C bus contrll functions implemented by Verilog HDL.
<司法> 在 2024-12-24 上传 | 大小：869kb | 下载：0

[VHDL编程] lightW

说明：一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR，管腳連接標示了。我也下在電路板上試過了，沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手，人人有責。-a small LCD lights procedures. I did not write. I am only responsible for the debugging. A
<鄧翀> 在 2024-12-24 上传 | 大小：231kb | 下载：0

[VHDL编程] intro_to_quartus2_chinese

说明：介绍quartus IＩ　汉语教程，非常难得，-A Chinese introduction to quartus II.
<石峰 > 在 2024-12-24 上传 | 大小：2.95mb | 下载：0

[VHDL编程] Figure_Models

说明：James Armstrong VHDL Design , source code
<真名> 在 2024-12-24 上传 | 大小：45kb | 下载：0

[VHDL编程] des-verilog

说明：des加密算法的verilog语言的实现-des encryption algorithm to achieve the Verilog language
<杨云丰> 在 2024-12-24 上传 | 大小：66kb | 下载：1

[VHDL编程] clock_time

说明：本文件解压后clock_time.vhd采用编程环境maxplusII，完成时间秒定时、记时，设置时间秒、声光报警等功能。-this document unpacked clock_time.vhd maxplusII use programming environment, the time for completion seconds timing, Hutchison, the set-up time seconds, sound
<阿兰> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 示例（vhdl）

说明：vhdl 实例 通过实例学习vhdl 编程-VHDL examples examples to learn VHDL programming
<joan> 在 2024-12-24 上传 | 大小：76kb | 下载：0

[VHDL编程] UART设计参考

说明：软 件 设 计 者 必 看 UART 设计 参考-software designers Watchable UART reference design
<joan> 在 2024-12-24 上传 | 大小：93kb | 下载：0

[VHDL编程] ClkScan

说明：此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现- This design uses Verilog the HDL hardware language design, realizes on the palm space development b
<> 在 2024-12-24 上传 | 大小：896kb | 下载：0