[VHDL编程] qdq_new

说明：采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路- Uses Verilog the HDL design, obtains the realization basis on the palm space intelligence development board to snatch the answering principle, the en
<> 在 2024-12-24 上传 | 大小：64kb | 下载：0

[VHDL编程] second&clk

说明：开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路-Development system using the clock signal frequency is 20MHz, the design can be counter to its count, includin
<> 在 2024-12-24 上传 | 大小：329kb | 下载：0

[VHDL编程] Music_altera

说明：
<> 在 2024-12-24 上传 | 大小：637kb | 下载：0

[VHDL编程] SPI串口的内核实现spicore

说明：SPI串口的内核实现spicore SPI串口的内核实现spicore-SPI string mouth essence realizes spicore the SPI string mouth essence to realize spicore the SPI string mouth essence to realize spicore
<lfq> 在 2024-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] cpld_bus

说明：
<hamlemon> 在 2024-12-24 上传 | 大小：213kb | 下载：0

[VHDL编程] Convolutional encoding and Viterbi decoding with k

说明：卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2 -convolutional coding and Viterbi decoding when K 7:00 for reference convolutional encoding and Viterbi decoding with k 1 2 7 rate
<周小川> 在 2024-12-24 上传 | 大小：248kb | 下载：0

[VHDL编程] 4x4的数据选择器

说明：用vhdl的4x4的数据选择器，在maxplusII下编译、仿真通过。是构成大型数字电路的重要部件。适合vhdl初学者分析学习。-4x4 with the VHDL data selectors, under the maxplusII compiler, simulation through. Yes constitute large-scale digital circuits important components. VHDL
<roya> 在 2024-12-24 上传 | 大小：3kb | 下载：0

[VHDL编程] pci 的vhdl 源代码

说明：pci 的vhdl 源代码-The source code of PCI VHDL.
<陈旭> 在 2024-12-24 上传 | 大小：3kb | 下载：0

[VHDL编程] SECLOCK

说明：我从一本书上抄来的 但用MAX+PLUSII编译有些问题 初学者 见谅-from a book copied but with the MAX PLUSII compile some of the problems beginners forgiven
<male> 在 2024-12-24 上传 | 大小：4kb | 下载：0

[VHDL编程] STUDY_CPLD.RAR

说明：这是可编程逻辑器件（CPLD）初学者的入门级文章，仅供参考。-This is the programmable logic device (CPLD), the entry-level beginners articles for reference purposes only.
<开心火> 在 2024-12-24 上传 | 大小：1.61mb | 下载：0

[VHDL编程] 65filter

说明：65位FIR数字滤波器的设计~~其中有通过仿真得出得数据 ~可以通过数据输入完成滤波实验~对数字滤波器得整个算法进行了分析包括输入分组相加 然后相乘得过程-65 FIR digital filter design ~ ~ with simulation data to come in through the importation of data from experiments completed filtering of the d
<凌燕> 在 2024-12-24 上传 | 大小：3kb | 下载：0

[VHDL编程] t80

说明：Configurable cpu core that supports Z80, 8080 and gameboy instruction sets
<吴毅> 在 2024-12-24 上传 | 大小：41kb | 下载：0