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[VHDL编程] second&clk
说明:开发系统上采用的时钟信号的频率是20MHz,可分别设计计数器对其计数,包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出,这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值,还应包含设定计数初值的电路-Development system using the clock signal frequency is 20MHz, the design can be counter to its count, includin<> 在 2024-10-06 上传 | 大小:336896 | 下载:0
[VHDL编程] SPI串口的内核实现spicore
说明:SPI串口的内核实现spicore SPI串口的内核实现spicore-SPI string mouth essence realizes spicore the SPI string mouth essence to realize spicore the SPI string mouth essence to realize spicore<lfq> 在 2024-10-06 上传 | 大小:6144 | 下载:0
[VHDL编程] Convolutional encoding and Viterbi decoding with k
说明:卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2 -convolutional coding and Viterbi decoding when K 7:00 for reference convolutional encoding and Viterbi decoding with k 1 2 7 rate<周小川> 在 2024-10-06 上传 | 大小:253952 | 下载:0
[VHDL编程] pci 的vhdl 源代码
说明:pci 的vhdl 源代码-The source code of PCI VHDL.<陈旭> 在 2024-10-06 上传 | 大小:3072 | 下载:0