[VHDL编程] 1024_FFT

说明： 1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip-1024-point FFT fast Fourier transform, and includes documentation, VHDL source code, 16 input/output, with DMA function, the ip xilinx
<刘超> 在 2025-01-07 上传 | 大小：615kb | 下载：0

[VHDL编程] tcm_decode

说明：TCM解码，VHDL代码，是我在工作中做的工程代码，时序稳定，里面有syn以及软判决的算法，经典-TCM decoder, VHDL code, yes, I do work in the project code, timing stability, There are syn and soft-decision algorithm, classic!
<刘超> 在 2025-01-07 上传 | 大小：19kb | 下载：0

[VHDL编程] div5_verilog

说明：5分代码及说明，verilog代码，几乎所有的IC面试都会问到这个问题，所以总结了一下发了上来，共同学习！-5 pm code and explanations verilog code Almost all the interviews will IC asked this question, summed up in the ranks about fat, learn together!
<刘超> 在 2025-01-07 上传 | 大小：1kb | 下载：0

[VHDL编程] dpram_fpga

说明：这是我用vhdl语言，在fpga内部做了一个双口ram的程序。我的邮箱：wleechina@163.com-This is the language I used vhdl in fpga done an internal dual-port ram procedures. My mail : wleechina@163.com
<李伟> 在 2025-01-07 上传 | 大小：2.7mb | 下载：0

[VHDL编程] sdram_control

说明：这是我从网上找到的用vhdl语言写的sdram控制器的代码。我的邮箱：wleechina@163.com-This is what I found online vhdl language used to write the sdram controller code. My mail : wleechina@163.com
<李伟> 在 2025-01-07 上传 | 大小：332kb | 下载：0

[VHDL编程] Lab11

说明：32bits FIFO with synchronizer. pass the synthesis using Synopsys tools-bits FIFO with synchronizer. Pass the sy nthesis using Synopsys tools
<王琪> 在 2025-01-07 上传 | 大小：59kb | 下载：0

[VHDL编程] Lab20

说明：the booth algorithm to implement the 32bits multiplication.-the booth algorithm to implement the 32bit 's multiplication.
<王琪> 在 2025-01-07 上传 | 大小：55kb | 下载：0

[VHDL编程] veriexamples

说明：非常多的verilog实例，对于刚入门者比较有用-lot of verilog example, just beginners more useful
<kg> 在 2025-01-07 上传 | 大小：111kb | 下载：0

[VHDL编程] CALCULAT.ZIP

说明：verilog源码，可实现两位的加法器，在xillinx foundation 3.1下验证通过-verilog source, the two can achieve Adder, In xillinx foundation 3.1 certification through
<沈佳麒> 在 2025-01-07 上传 | 大小：609kb | 下载：0

[VHDL编程] xcv

说明：verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作-verilog prepared by the state machine detected 00,100 sequences. Achieve input : ... ... 011000010010000 outp
<陆磊> 在 2025-01-07 上传 | 大小：6kb | 下载：0

[VHDL编程] S3Demo

说明：用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3-VGA FPGA timing simulation, simulation PS/2 keyboard interface bus VHDL source code, Based on Xilinx spartan3
<计算机> 在 2025-01-07 上传 | 大小：285kb | 下载：0

[VHDL编程] adma

说明：Wishbone dma ip core
<liwen> 在 2025-01-07 上传 | 大小：7kb | 下载：0