[VHDL编程] pinliji

说明：全部通过，是我的精心设计，完全满足初学者的要求。-all passed, I was carefully designed, fully meet the requirements of beginners.
<李伟> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] shopdesigned

说明：全部通过，是我的精心设计，完全满足初学者的要求。-all passed, I was carefully designed, fully meet the requirements of beginners.
<李伟> 在 2024-11-13 上传 | 大小：2kb | 下载：0

[VHDL编程] counter99

说明：全部通过，是我的精心设计，完全满足初学者的要求。0-99自动记数-all passed, I was carefully designed, fully meet the requirements of beginners. 0-99 automatic counting
<李伟> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] keydisplay

说明：全部通过，是我的精心设计，完全满足初学者的要求。-all passed, I was carefully designed, fully meet the requirements of beginners.
<李伟> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] tenbench

说明：硬件描述语言,verilog HDL,实现了解码器的设计-hardware descr iption language, verilog HDL, the decoding of Design
<时峰> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] counter1

说明：vhdl 计数器源程序，大家看看吧 vhdl 计数器源程序，大家看看吧-vhdl counter source, we see it vhdl counter source, we see it
<张三> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Uart_TR

说明：Verilog编写的简单异步串口 完全原创，站长请查看内容-Verilog prepared by the simple asynchronous serial completely original, the station can be accessed content
<李馨帆> 在 2024-11-13 上传 | 大小：283kb | 下载：0

[VHDL编程] shift_register_testbench

说明：16位的移位寄存器，加上testbench,可以在modelsim里面运行~-16 of the shift register and testbench, modelsim the inside running ~
<yeqing> 在 2024-11-13 上传 | 大小：23kb | 下载：0

[VHDL编程] news5f

说明：Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。-Verilog HDL prepared by the five-frequency circuits. Clock using two phase logic role.
<曹光明> 在 2024-11-13 上传 | 大小：43kb | 下载：0

[VHDL编程] SPtransform

说明：Verilog HDL编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。-Verilog HDL Series and the preparation of the conversion. I used iout types. Includes source and test papers. Modsim compiler used.
<曹光明> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] FFT_CORE

说明：FFT算法的VHDL语言实现 可在Modelsim上运行和调试 -FFT algorithm VHDL in the operation and Modelsim Debugging
<紫蓝> 在 2024-11-13 上传 | 大小：29kb | 下载：0

[VHDL编程] cpuTerminate

说明：用VHDL 编写的一个16位的cpu 设计方案，可以执行8条指令。-use VHDL to prepare a 16 cpu design of the program, the implementation of eight instructions.
<宋文强> 在 2024-11-13 上传 | 大小：2.01mb | 下载：1