[VHDL编程] UART_ise7_bak

说明：用FPGA 实现全双工异步串口（UART），与PC 机通信。1 位起始位；8 位数据位；一个停止位；无校验位；波特率为2400、4800、9600、11520 任选或可变（可用按键控制波特率模式）。-using FPGA full-duplex asynchronous serial port (UART), and PC communication. An initiation; 8 data spaces; One-stop; No
<lee> 在 2024-11-13 上传 | 大小：32kb | 下载：0

[VHDL编程] mouse_control

说明：1、 用FPGA实现PS/2鼠标接口。 2、 鼠标左键按下时十字形鼠标图象的中间方块改变颜色，右按下时箭头改变颜色。 3、 Reset按键：总复位。 -one with FPGA PS/2 mouse interface. 2, the left mouse button pressed cruciform images in the middle mouse to change the color box, press t
<lee> 在 2024-11-13 上传 | 大小：9kb | 下载：0

[VHDL编程] mcnc

说明：好不容易才从国外网站上下下来的哦，希望大家多多支持……！-eyebrows from overseas sites from the next, oh, I hope Members can support ...!
<谢敏> 在 2024-11-13 上传 | 大小：55kb | 下载：0

[VHDL编程] CPLDxiaoche

说明：智能机器小车主要完成寻迹功能，由机械结构和控制单元两个部分组成。机械结构是一个由底盘、前后辅助轮、控制板支架、传感器支架、左右驱动轮、步进电机等组成。控制单元部分主要由主要包含传感器及其调理电路、步进电机及驱动电路、控制器三个部分。本设计的核心为控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的设计主要在MAX+plusⅡ10.0环境下利用VHDL语言编程实现。驱动步进电机电路主要
<lili> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_4bit

说明：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的设计原型-four adder with OrCAD completed, can be used for eight or even 16 Adder design prototype
<z9z9> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] SCAN4

说明：四位信号检测器，用OrCAD完成，用于输入信号与机内信号的监测比较-four signal detector, complete with OrCAD for the input signal and the signal for more monitoring
<z9z9> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] conter1

说明：一个VHDL计数器。可进一步改装成实际的计数器使用-a VHDL counter. Can be further converted into actual use of the Counter
<z9z9> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNT100

说明：一个数字计数器，每100秒即输出一个脉冲信号，可用于定时控制-a digital counter, every 100 seconds is a pulse output signal can be used for timing control
<z9z9> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] SHIFTLNE

说明：VHDL下的数字移位器，可作快速2进制乘法用，希望大家喜欢-VHDL under the Digital shifter and can be used for rapid multiplication using two 229 hope you like
<z9z9> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] I60BCD

说明：I60BCD是一个数字钟的显示模块，你也可以把它改装成别的器械显示用-I60BCD is a digital clock display module, you can also modified it into other equipment Display
<z9z9> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] AEScoremodules

说明：AES decoder aes_dec.vhdl AES encoder aes_enc.vhdl Package used by rest of design aes_pkg.vhdl Key Expansion component for AES encoder and decoder key_expansion.vhdl -AES AES encoder decoder aes_dec.vhdl aes_
<许茹芸> 在 2024-11-13 上传 | 大小：10kb | 下载：0

[VHDL编程] rs_decoder_31_19_6.tar

说明：Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynom
<许茹芸> 在 2024-11-13 上传 | 大小：14kb | 下载：1