[VHDL编程] DCT

说明：用verilog语言实现DCT编解码 附有DCT的说明-Using Verilog language realize DCT codec with a descr iption of DCT
<周韧研> 在 2024-11-13 上传 | 大小：64kb | 下载：0

[VHDL编程] ethernet__verilog

说明：fpga模拟以太网物理层的源代码，用verilog硬件描述语言开发。-FPGA simulation of the Ethernet physical layer of the source code, using Verilog hardware descr iption language development.
<王贤> 在 2024-11-13 上传 | 大小：323kb | 下载：0

[VHDL编程] 8stepSymmetryCoefficientFilter

说明：8阶对称系数并行FIR滤波器(verilog)用作数字滤波，系数可调。根据实际截止频率决定。-8-order FIR filter symmetric coefficients parallel (verilog) used for digital filtering, adjustable coefficient. Decisions based on the actual cut-off frequency.
<TGY> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] CAM

说明：用VHDL编写的程序，关于内容寻址寄存器。是最新的匹配技术，很具有发展前景-VHDL procedures used to prepare, on the content-addressable registers. Is the latest matching technology, it is promising
<关澈> 在 2024-11-13 上传 | 大小：320kb | 下载：0

[VHDL编程] FIR

说明：此文件包括FIR滤波器的设计对EDA的介绍，以及用VHDL语言实现FIR滤波器的FPGA实现-This document includes the design of FIR filters on the EDA
<solor1985> 在 2024-11-13 上传 | 大小：2.41mb | 下载：0

[VHDL编程] S6_VGA_change

说明：verilog源代码，quartusII工程。程序实现VGA时序。控制VGA显示器输出图形。在quartusII中客直接运行，-Verilog source code, quartusII works. Procedures to achieve VGA timing. VGA graphics display control output. QuartusII in the direct run-off,
<李晨> 在 2024-11-13 上传 | 大小：2.45mb | 下载：0

[VHDL编程] lcd

说明：用FPGA来控制2*16LCD的程序，采用VHDL语言来编写，并且我把他转换为verilog语言，有意者请联系；
<赵雯> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Electronwatch

说明：This a vhdl programme for realise an electron watch by max-plus II. The function includes time showing and time setting. It may be extended to other functions like alarming clock and so forth.
<施红希> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] SystemOfTaxiFeeBasedOnVerilogHDL

说明：摘 要：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示 了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优 化，下载到EPF1OK10TC144—3芯片中，可应用于实际的出租车收费系统。 关键词：Verilog HDL；电子自动化设
<杨轶帆> 在 2024-11-13 上传 | 大小：207kb | 下载：0

[VHDL编程] oneperiod

说明：将正弦波分割，数字化处理，即dds技术，为verilog做准备-Will be sinusoidal segmentation, digital processing, that is, dds technology, ready to do for the Verilog
<严新文> 在 2024-11-13 上传 | 大小：3kb | 下载：0

[VHDL编程] fifo

说明：使用Verilog语言编写，把FPGA配置成一个fifo-The use of Verilog language, the FPGA configuration into a fifo
<achesser> 在 2024-11-13 上传 | 大小：19kb | 下载：0

[VHDL编程] smj_etester

说明：脉宽测试仪FPGA芯片的VHDL核心程序-Pulse width Tester FPGA chip VHDL core procedures
<孙明杰> 在 2024-11-13 上传 | 大小：1kb | 下载：0