资源列表
[VHDL编程] shuzizhongshehi
说明:能实现数字钟中时间的显示,并可对小时,分钟,秒进行调整-Can realize the time digital clock display, and on the hours, minutes, seconds to adjust<huofeng> 在 2024-11-11 上传 | 大小:92kb | 下载:0
[VHDL编程] RS232_Interrupt_Code_niosII
说明:串口中断_niosII.rar 解压密码:www.21control.com<严友> 在 2024-11-11 上传 | 大小:3kb | 下载:0
[VHDL编程] DSP_BUILDER_DESIGN
说明:DSP Builder设计初步,介绍Matlab/DSP Builder及其设计流程,正弦信号发生器完整的设计过程,以及使用Matlab、quartusII\modelsim详细的仿真过程。-DSP Builder preliminary design, introduce Matlab/DSP Builder and its design flow, sinusoidal signal generator complete desig<yehui> 在 2024-11-11 上传 | 大小:1.31mb | 下载:0
[VHDL编程] FPGA_bit_clock_data_recovery
说明:基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method<sam zeng> 在 2024-11-11 上传 | 大小:91kb | 下载:0
[VHDL编程] DE2_Default
说明:DE2开发版的默认程序,verilog,里面对各个模块都进行了控制,而且程序非常规范,值得学习-DE2 development version of the default proceedings, verilog, inside of each module have been controlled and standardized procedures, it is worth learning<张伟> 在 2024-11-11 上传 | 大小:3mb | 下载:0
[VHDL编程] S6_LCD_VHDL
说明:采用vhdl语言编写的16x2液晶显示模块的驱动程序。在quartus中编译完成,可直接运行-err<李晨> 在 2024-11-11 上传 | 大小:426kb | 下载:0