[VHDL编程] GFEConsMulTaps

说明：用于生成GF(2^m)有限域中常数乘法器的Verilog HDL源文件的C程序-Used to generate GF (2 ^ m) limited domain constant multiplier Verilog HDL source files of C procedures
<ChenQiu> 在 2024-11-11 上传 | 大小：168kb | 下载：0

[VHDL编程] GFEInvertor

说明：用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序-Used to generate GF (2 ^ m) finite field element inversion
<ChenQiu> 在 2024-11-11 上传 | 大小：169kb | 下载：0

[VHDL编程] ram_test

说明：实现cpld 外挂存储器,并实时测试内存的好坏.可嵌入到系统中-CPLD realize plug memory, and real-time test of good or bad memory. Can be embedded into the system
<曾工> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] sjb

说明：FPGA或CPLD与DAC（DAC0832），这个源代码是产生一个三角波，还带有仿真，精度是8位。-FPGA or CPLD with DAC (DAC0832), the source code is a triangular wave, but also with the simulation, the precision is 8.
<刘光钦> 在 2024-11-11 上传 | 大小：53kb | 下载：0

[VHDL编程] sin

说明：sin產生器，可以於VHDL產生sin之數值波形，進而輸出至dac做轉換-sin generator can produce sin in VHDL of the numerical waveform, and then make the conversion output to dac
<lin> 在 2024-11-11 上传 | 大小：1.03mb | 下载：0

[VHDL编程] shoupiao

说明：地铁售票系统，基于vhdl 有多种功能-Subway ticketing system, has multiple functions based on the VHDL
<lihoukiang> 在 2024-11-11 上传 | 大小：1kb | 下载：0

[VHDL编程] altera_ram

说明：本程序对如何使用altera系列芯片片上ram进行实例演示，采用Verilog HDL语言编写，并使用modelsim与quartus联合进行功能仿真。本原码是红色逻辑开发板的试验程序，值得一看。-This procedure of how to use the altera series chip-chip ram for example demonstration, using Verilog HDL language, and u
<panyouyu> 在 2024-11-11 上传 | 大小：176kb | 下载：0

[VHDL编程] Dct_verilog

说明：采用verilog hdl 语言实现整形dct算法，设计合理，算法简单，是红色逻辑开发板试验程序，值得一看。-Verilog hdl language used plastic realize DCT algorithm, rational design algorithm is simple and logical development board is red test procedures, worth a visit.
<panyouyu> 在 2024-11-11 上传 | 大小：4kb | 下载：0

[VHDL编程] v2vhdl.tar

说明：將Verilog設計轉成VHDL設計的程式-The Verilog design into VHDL design program
<黃彥華> 在 2024-11-11 上传 | 大小：324kb | 下载：0

[VHDL编程] vhd2vl.tar

说明：將VHDL設計轉換成Verilog設計的程式-VHDL design will be converted into Verilog design program
<黃彥華> 在 2024-11-11 上传 | 大小：17kb | 下载：0

[VHDL编程] jpeg_vhdl_src

说明：JPEG的硬體設計採用的是VHDL設計,有源碼-JPEG hardware design using VHDL design source code
<黃彥華> 在 2024-11-11 上传 | 大小：282kb | 下载：0

[VHDL编程] Vhdl-Parser-0.12.tar

说明：這是一個VHDL的parser目前版本為0.12-This is a VHDL version of the parser is currently 0.12
<黃彥華> 在 2024-11-11 上传 | 大小：13kb | 下载：0