[VHDL编程] clk-div

说明： VHDL code for a clock divider by 27 circuit with a resulting waveform with 50％ duty cycle..
<李军> 在 2024-11-14 上传 | 大小：3kb | 下载：0

[VHDL编程] txunit1

说明：UART发送TX控制电路设计，以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff，并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0（内有数据）以及tmpTRegE=1（没有数据）。即处于尚未启动发送态则将Tbuff缓冲寄存器 送入传输寄存器Treg内并令tmpTRegE=0（内又送入数据），但因Tbuff已转送入缓冲寄存器TregE
<袁迎迎> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] an487_design_example

说明：用verlog hdl开发的SPI 的源码-Verlog hdl use the source code developed by SPI
<zhiqiang> 在 2024-11-14 上传 | 大小：589kb | 下载：0

[VHDL编程] an485_design_example

说明：AN485_CH-MAX II CPLD 中的串行外设接口主机（verilog SPI）
<zhiqiang> 在 2024-11-14 上传 | 大小：305kb | 下载：0

[VHDL编程] miniuart.tar

说明：miniuart 串口源码程序 VHDL语言-miniuart serial VHDL language source program
<yongqin2005> 在 2024-11-14 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL

说明：基于EMP 7128的数字式相位测量仪相位测量仪-EMP 7128-based digital phase-measuring instrument measuring instrument phase
<YAGIC> 在 2024-11-14 上传 | 大小：9kb | 下载：0

[VHDL编程] 48_fir

说明：本次设计的数字基带成形滤波器参照IS-95标准进行设计，对输入信号进行4倍过采。IS-95标准为：其中通带频率为590Khz，通带的链波大小1.5dB，截止带的频率为740Khz，截止带的衰减量为40dB，传输的数据率为1.2288Mhz，传输的频宽为1.25Mhz。-The design of the digital base-band shaping filter with reference to IS-95 standard d
<刘强> 在 2024-11-14 上传 | 大小：89kb | 下载：0

[VHDL编程] 55593412100vhd

说明：vhdl编程实例，一共有95个实例。 1_adder 2_adder 3_mul 4_comp 5_mux2 6_reg 7_shiftreg；-VHDL programming examples, a total of 95 examples. 1_adder 2_adder 3_mul 4_comp 5_mux2 6_reg 7_shiftreg
<migao> 在 2024-11-14 上传 | 大小：778kb | 下载：0

[VHDL编程] Sparten3Epaomadeng

说明：通过Xilinx Sparten3E Starter Kit验证程序，开发环境使用的是ISE9.1-Xilinx Sparten3E Starter Kit through the verification process, development environment using ISE9.1
<孙斌> 在 2024-11-14 上传 | 大小：1.21mb | 下载：0

[VHDL编程] clk

说明：在DE2上显示时间的程序，包括年月日时分秒，可以设置开始时间，代码在NiosII IDE环境下编写-DE2 displayed in the time-consuming procedures, including the date when the minutes and seconds, you can set the start time code NiosII IDE environment to prepare
<idaisy> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDLANDSIGNALa

说明：it is a very good book for programble VHDL and digit signal book
<sugarxyc> 在 2024-11-14 上传 | 大小：1.05mb | 下载：0

[VHDL编程] at96

说明：isa总线接口，可以实现与isa总线　的IO和MEMERY接口-isa bus interface can be achieved with the isa bus IO interfaces and MEMERY
<jz> 在 2024-11-14 上传 | 大小：2kb | 下载：0