[VHDL编程] top1

说明：1．6个数码管静态显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。-1.6 Digital control static display
<xulina> 在 2024-10-11 上传 | 大小：250880 | 下载：0

[VHDL编程] multiply

说明：好用的浮点乘法器，可完成32位IEEE格式的浮点乘法，经过仿真通过-Easy to use floating-point multiplier, to be completed by 32-bit IEEE format floating-point multiplication, through simulation through
<gulu> 在 2024-10-11 上传 | 大小：1024 | 下载：1

[VHDL编程] statemachine

说明：硬件描述语言的例程，开发板上的例程，大家看看吧。-err
<王尔> 在 2024-10-11 上传 | 大小：275456 | 下载：0

[VHDL编程] quartus5.0license

说明：quartus5.0license破解码-err
<黄景> 在 2024-10-11 上传 | 大小：313344 | 下载：0

[VHDL编程] VHDL

说明：球赛计分器---可以对各类球赛进行方便的计分功能-err
<叶春风> 在 2024-10-11 上传 | 大小：45056 | 下载：0

[VHDL编程] miniuart

说明：This is a uart source written by VHDL .widely used and compatible with Whibone.-err
<FLY> 在 2024-10-11 上传 | 大小：9216 | 下载：0

[VHDL编程] shift_register

说明：-- DEscr iptION : Shift register -- Type : univ -- Width : 4 -- Shift direction: right/left (right active high) -- -- CLK active : high -- CLR active : high -- CLR type : synchronous -- SET active : high
<sanshanchuns> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] test_cpe_top

说明：fpga开发的程序，内容都不错，主要是top-FPGA development process, the contents are good, mainly top
<bob> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] DSP_EMIF_if

说明：fpga开发的程序，内容都不错，主要是top_test-FPGA development process, the contents are good, mainly top_test
<bob> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] AD9863_if_old-2005-5-8

说明：fpga开发的程序，内容都不错，主要是ad-FPGA development process, the contents are good, mainly ad
<bob> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] McBSP_to_SPI

说明：fpga开发的程序，内容都不错，主要是to-FPGA development process, the contents are good, mainly to
<bob> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] Verilog_code

说明：本程序（状态机）使用Verilog HDL语言编写，并通过QuestaSim仿真。-This procedure (state machine) using Verilog HDL language, and through QuestaSim simulation.
<liwei> 在 2024-10-11 上传 | 大小：76800 | 下载：0