[VHDL编程] OFDM

说明：介绍了基于fpga的OFDM 宽带数据通信同步系统设计与实现.-FPGA introduction of OFDM-based broadband data communication systems design and implementation of synchronization.
<雍小文> 在 2024-10-11 上传 | 大小：235520 | 下载：0

[VHDL编程] fifo-

说明：
<陈强> 在 2024-10-11 上传 | 大小：143360 | 下载：0

[VHDL编程] cuart

说明：有关UART的源程序，基于Altera 的 。很好用的，希望对大家有帮助-On the UART
<曙光> 在 2024-10-11 上传 | 大小：5120 | 下载：0

[VHDL编程] pn

说明：用Verilog语言生成7位的小m序列，产生pn码-Verilog language used to generate seven small m sequence code generated pn
<楚鹤> 在 2024-10-11 上传 | 大小：2048 | 下载：1

[VHDL编程] jtag_logic

说明：这是自制altera usb_blaster所用到的CPLD程序，用VHDL语言写的。
<wdy2004> 在 2024-10-11 上传 | 大小：2048 | 下载：0

[VHDL编程] ok1

说明：用vhdl语言编写的ps2键盘识别程序,并可输出到8*8矩阵显示-Using VHDL language ps2 keyboard identification procedures, and output to 8* 8 matrix display
<sclzcq> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] RISC_Core

说明：这是用VerilogHDL描述的一个8位精简指令集处理器，包含完整代码，各种文档，以及测试环境。-This is described in VerilogHDL with an 8-bit RISC processor, including the integrity of the code, a variety of documents, as well as the test environment.
<wdy2004> 在 2024-10-11 上传 | 大小：316416 | 下载：0

[VHDL编程] fsm

说明：非常好的fsm介绍，需要的可以看看，还是不错的-Very good introduction FSM needs to look at, or good
<刘峰> 在 2024-10-11 上传 | 大小：190464 | 下载：0

[VHDL编程] diantikongzhiqi

说明：本设计是本人的课程设计，基于VHDL的电梯控制器的设计，能够实现12层电梯控制，上下开关，关门延时，提前关门，状态显示，通过波形仿真进行观看结果-The design is my curriculum design, VHDL-based elevator controller design, can achieve 12-storey elevator control, up and down switch, closing dela
<polly> 在 2024-10-11 上传 | 大小：68608 | 下载：0

[VHDL编程] ballgame

说明：用VHDL语言编写的弹球游戏，控制挡板接住在屏幕上反弹的小球。 显示输出为标准VGA信号，可直接连接VGA显示器。 可用QuartusII软件下载到FPGA中进行实现。-Using VHDL language pinball game, control baffle bounce on the screen to catch the ball. Show the output as a standard VGA signal,
<Guo Deyuan> 在 2024-10-11 上传 | 大小：3072 | 下载：0

[VHDL编程] LFSR

说明：自动生成线形反馈移位寄存器的各种HDL源代码和原理图的工具-Automatic generation of linear feedback shift register of a variety of HDL source code and schematic tools
<zx> 在 2024-10-11 上传 | 大小：162816 | 下载：0

[VHDL编程] brentkung_adder

说明：Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档-Synopsys
<zx> 在 2024-10-11 上传 | 大小：522240 | 下载：0