[VHDL编程] 16

说明：频率合成器实例模块（VHDL编写）-Examples of frequency synthesizer module (VHDL prepared)
<王洪亮> 在 2024-10-12 上传 | 大小：4096 | 下载：0

[VHDL编程] 20

说明：FPGA语音通信平台设计实例哦-FPGA platform for voice communications design example Oh
<王洪亮> 在 2024-10-12 上传 | 大小：55296 | 下载：0

[VHDL编程] 19

说明：FPGA信号调制通信系统设计实例-FPGA signal modulation communication system design example
<王洪亮> 在 2024-10-12 上传 | 大小：27648 | 下载：0

[VHDL编程] asynchoronization_FIFO_design

说明：
<李映波> 在 2024-10-12 上传 | 大小：2048 | 下载：0

[VHDL编程] RS(204_188)decoder

说明：<Verilog HDL 语言编程》 RS(204,188)译码器的设计-<Verilog HDL language programming RS (204,188) Decoder
<李映波> 在 2024-10-12 上传 | 大小：11264 | 下载：0

[VHDL编程] Multplier

说明：《Verilog HDL语言编程》 常有加法器（基于Verilog）- Verilog HDL language programming, often adder (based on Verilog)
<李映波> 在 2024-10-12 上传 | 大小：2048 | 下载：0

[VHDL编程] sdram

说明：sdram test controller altera -sdram test controller altera
<yangchun> 在 2024-10-12 上传 | 大小：1519616 | 下载：0

[VHDL编程] huawei_logic_Design

说明：FPGA逻辑设计，vhdl/verilog altera/xilinx 介绍-FPGA logic design, vhdl/verilog altera/xilinx Introduction
<zhang> 在 2024-10-12 上传 | 大小：2041856 | 下载：0

[VHDL编程] Vhdl

说明：能更快的了解VHDL 让人更好的入门 里面有大量的实例分析-VHDL can be faster and better understanding of the entry there are a large number of examples of analysis
<www> 在 2024-10-12 上传 | 大小：182272 | 下载：0

[VHDL编程] shu_zi_zhong

说明：这个程序主要介绍了数字钟用VHDL的写法，希望对大家有用-This procedure introduces VHDL digital clock with the wording, in the hope that useful to everybody
<薛永华> 在 2024-10-12 上传 | 大小：3072 | 下载：0

[VHDL编程] suoxianghuan

说明：锁相环的仿真以及含有文本，希望能有帮助。锁相环对通信中还是很重要的-Phase-Locked Loop Simulation as well as containing text, hoping to have help. Phase-locked loop of communication is very important
<蔡立凤> 在 2024-10-12 上传 | 大小：701440 | 下载：0

[VHDL编程] onehehe

说明：verilog设计的4位频率计，可以测量方波、三角波、正弦波；测量范围10Hz～10MHz，测量分辨率1Hz，测量误差1 Hz；测量通道灵敏度50mv-Verilog design Cymometer 4, can be measured square wave, triangle wave, sine wave measuring range 10Hz ~ 10MHz, measurement resolution of 1Hz,
<oywj> 在 2024-10-12 上传 | 大小：382976 | 下载：0