[VHDL编程] verilog100

说明：一百多个例子很好的verilog 学习资料，大家可以多多参考，适合初学者学习-More than 100 examples of good learning materials Verilog, you can a lot of reference, suitable for beginners to learn
<mermaid> 在 2024-11-15 上传 | 大小：4.45mb | 下载：0

[VHDL编程] dds

说明：DDs直接数字频率合成器的源代码，其中包括采用IP核和普通两种方式-DDS Direct Digital Synthesizer source code, including the use of IP core and the general two ways
<谭儆轩> 在 2024-11-15 上传 | 大小：1.31mb | 下载：0

[VHDL编程] SIGNAL_ALL

说明：通信基带信号发生器的设计，采用单片机输入频率和波形，在FPGA中实现频率和波形生成-Communications base-band signal generator design, the use of single-chip input frequency and waveform, in the FPGA to achieve the frequency and waveform generation
<谭儆轩> 在 2024-11-15 上传 | 大小：3.26mb | 下载：0

[VHDL编程] 0522

说明：自己今年的毕业设计DDS波形发生器,有正弦波,方波,三角波,锯齿波.-Their own design this year
<dawn> 在 2024-11-15 上传 | 大小：1.31mb | 下载：0

[VHDL编程] uart

说明：基于FPGA的uart控制器，波特率可选，VHDL编程，Quartusii 6.0 平台，vhdl语言编程-FPGA-based UART controller, an optional baud rate, VHDL programming, Quartusii 6.0 platform, vhdl language programming
<吕常智> 在 2024-11-15 上传 | 大小：4.86mb | 下载：0

[VHDL编程] clr_m

说明：用FPGA实现的模糊控制器 部分用VHDL编写的源程序-Using FPGA to achieve some of the fuzzy controller using VHDL source code prepared
<林> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] div16_8

说明：用FPGA实现模糊控制器 部分用VHDL语言编写的源程序-Realize the fuzzy controller with FPGA using VHDL language part of the source
<林> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] datacont

说明：使用vriloge硬件描述语言设计数字频率计，其对于高频测量精确，可测范围0—99999999HZ，在MAX+PLUSII中运行通过并在实验箱上运行通过达到要求-The use of hardware descr iption language design vriloge digital frequency meter, and its high-frequency measurement for accurate, range 0-
<王思> 在 2024-11-15 上传 | 大小：316kb | 下载：0

[VHDL编程] DA_FIR

说明：基于分布式算法的FPGA实现的FIR滤波器源码，VHDL语言编写的，下载工程文件后可直接在QuartusII7.0上运行。-Based on Distributed algorithms realize the FIR filter FPGA source code, VHDL language, download the project file can be run directly in QuartusII7.0.
<CH> 在 2024-11-15 上传 | 大小：519kb | 下载：0

[VHDL编程] wtut_vhd

说明：有关秒表的设计，很详细，包括测试文档，已经通过仿真。可供参考-On the stopwatch design, in great detail, including the test documents, has been through simulation. For reference
<邢继元> 在 2024-11-15 上传 | 大小：34kb | 下载：0

[VHDL编程] wtut_ver

说明：verilog HDL语言编写的数字秒表，仿真已经通过，可供参考-verilog HDL language digital stopwatch, simulation has already been adopted, for reference
<邢继元> 在 2024-11-15 上传 | 大小：26kb | 下载：0

[VHDL编程] uart_exam

说明：VHDL写的串口，很好用，程序非常简单，可以调试用-Written in VHDL serial, very good, and the procedure is very simple, you can debug with
<jimmy> 在 2024-11-15 上传 | 大小：1kb | 下载：0