[VHDL编程] multiply

说明：乘法器的vhdl语言描述.本人调试已经通过-Multiplier described in VHDL language. I have been through the debugging
<hjj> 在 2024-10-12 上传 | 大小：29696 | 下载：0

[VHDL编程] trafficlight_design_based_on_fpga

说明：基于FPGA的交通灯的设计 有Verilog HDL 源码、仿真图与引脚配置图，已下载实现 -FPGA-based design of traffic lights have Verilog HDL source code, simulation map with pin configuration map has been downloaded realize
<> 在 2024-10-12 上传 | 大小：408576 | 下载：0

[VHDL编程] CPU

说明：以前在学校里的课程设计，使用verilog编写的一个CPU程序，可以下板子-Ago in the school curriculum design, the use of Verilog CPU prepare a procedure under the board
<熊浩> 在 2024-10-12 上传 | 大小：6144 | 下载：0

[VHDL编程] usb

说明：usb 硬件实现 请大家多多指教-usb hardware realize the exhibitions please everyone
<qqq> 在 2024-10-12 上传 | 大小：2293760 | 下载：0

[VHDL编程] CPLD-VGA

说明：有关verilog的硬件实现VGA设计的代码。-On the Verilog hardware design realize VGA code.
<qqq> 在 2024-10-12 上传 | 大小：233472 | 下载：0

[VHDL编程] FPGA

说明：有关FPGA芯片的管脚的封装的一些资料。-Pin on the FPGA chip packaging some of the information.
<qqq> 在 2024-10-12 上传 | 大小：10240 | 下载：0

[VHDL编程] ByteBlasterII

说明：ByteBlasterII 下载线的制作-Download ByteBlasterII production line
<qqq> 在 2024-10-12 上传 | 大小：68608 | 下载：0

[VHDL编程] watch

说明：一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。 （1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。 （2） 顺计时：初始值为00.0S，通过键盘实现开始计时和结束计时功能。计时结束后，显示记录的时间。 （3
<YUJIAN.XU> 在 2024-10-12 上传 | 大小：412672 | 下载：0

[VHDL编程] FPGAdesign

说明：这是一本介绍FPGA设计过程中关键问题的资料书,对参加面试或工程设计有一定帮助-This is an FPGA design process, introduce the key issues of information written on the interview or take part in engineering design has a certain extent, help
<杨国超> 在 2024-10-12 上传 | 大小：967680 | 下载：0

[VHDL编程] SVPWM

说明：这是一个对电机进行SVPWM调速控制的VHDL源代码程序,包括了rtl主程序和测试sim仿真程序-This is a motor SVPWM Speed VHDL source code control procedures, including the main program and test rtl simulation program sim
<杨国超> 在 2024-10-12 上传 | 大小：13312 | 下载：0

[VHDL编程] systemverilog

说明：这是一本关于verilog编程语言的教程,对学习verilog语言有帮助-This is the one on the Verilog programming language tutorial, Verilog language learning has helped
<杨国超> 在 2024-10-12 上传 | 大小：2267136 | 下载：0

[VHDL编程] dianzizhong

说明：用vhdl编写的简易电子中设计，经过测试成功，且用记事本上载，无需阅读器进行阅读。-Use of VHDL in the preparation of simple electronic design, has been tested successfully, and use Notepad to upload without reader reading.
<stone> 在 2024-10-12 上传 | 大小：1024 | 下载：0