[VHDL编程] shuzizhong2008

说明：本文描述了数字钟的设计方案和具体的设计步骤及代码，功能比较全面，可以直接用作课程设计！-This paper describes the design of digital clock program and the specific design steps and code, function more comprehensive and can be directly used for curriculum design!
<liuxiaozhong> 在 2024-10-13 上传 | 大小：80896 | 下载：0

[VHDL编程] 4weishuzipinlvjikongzhimokuai

说明：Verilog HDL下的4 位数字频率计控制模块源代码-Verilog HDL under four digital frequency meter control module source code
<李少洋> 在 2024-10-13 上传 | 大小：3072 | 下载：0

[VHDL编程] v2c5_sopc_leds

说明：FPGA中NIOS2led显示程序，非常适合初学者-FPGA in NIOS2led display program very suitable for beginners
<肖文> 在 2024-10-13 上传 | 大小：7158784 | 下载：0

[VHDL编程] verilog_cookbook

说明：本電子檔為 verilog cookbook,包含了通訊,影像,DSP等重要常用之verilog編碼,可作為工程師與初學者的參考手冊-The electronic file for verilog cookbook, includes communications, imaging, DSP and other important commonly used Verilog coding, can be used as engineer
<siman,Chen> 在 2024-10-13 上传 | 大小：2847744 | 下载：0

[VHDL编程] kbclj

说明：可编程逻辑系统的VHDL设计技术，早期经典的VHDL教程，以CYPRESS器件为基础，希望对大家有所帮助！-Programmable Logic VHDL system design technology, early classic VHDL Guide to CYPRESS device based on the hope that all of you to help!
<guolh> 在 2024-10-13 上传 | 大小：12242944 | 下载：0

[VHDL编程] 16_FIR

说明：16阶FIR滤波器--本设计用VERILOG HDL语言串行DA算法实现16阶有限频率响应滤波器！-16-order FIR filter- this design language VERILOG HDL serial DA algorithm limited frequency response of 16-order filter!
<yuming > 在 2024-10-13 上传 | 大小：799744 | 下载：1

[VHDL编程] median

说明：用verilog编辑的中值滤波器！语言旁表有注释方便理解！-Using Verilog editor median filter! Language beside the table annotated to facilitate understanding!
<yuming > 在 2024-10-13 上传 | 大小：1775616 | 下载：0

[VHDL编程] fir_Verilog

说明：用Verilog编写的fir滤波器程序！-Verilog prepared using the procedure fir filter!
<yuming > 在 2024-10-13 上传 | 大小：5120 | 下载：0

[VHDL编程] VHDLxianjie

说明：VHDL语言详解，简要全面的介绍vhdl要点-Detailed VHDL language, VHDL, introduced a comprehensive summary points
<txs> 在 2024-10-13 上传 | 大小：852992 | 下载：0

[VHDL编程] stopwatch

说明：秒表可计时，用VHDL编译的源代码，从0.1到60秒计时，解压后直接用Quartus打开project即可-Stopwatch timer can be used to compile the VHDL source code, from 0.1 to 60 seconds from time, after extracting the direct use of Quartus can open the project
<xie> 在 2024-10-13 上传 | 大小：577536 | 下载：0

[VHDL编程] heartbeat

说明：用VHDL编译的源代码，模仿心脏跳动，解压后直接用Quartus打开project即可-Compiled with VHDL source code, mimic the heart beating, after extracting the direct use of Quartus can open the project
<xie> 在 2024-10-13 上传 | 大小：547840 | 下载：0

[VHDL编程] programmablpulsegenerator

说明：用VHDL编译的源代码，可编程脉冲生成器，解压后直接用Quartus打开project即可-Compiled with VHDL source code, programmable pulse generator, after extracting the direct use of Quartus can open the project
<xie> 在 2024-10-13 上传 | 大小：13312 | 下载：0