[VHDL编程] onchip_memory_0

说明：在线仿真调试的存储器代码，可在ISE或quartus下完成调试-Online simulation of the memory debugging code can be accomplished under the ISE or Quartus debugging
<> 在 2024-10-13 上传 | 大小：1024 | 下载：1

[VHDL编程] jtag_uart_0

说明：jatag在nios环境下的接口代码，可在ISE或quartus下完成调试-Nios jatag environment in the interface code, can be accomplished under the ISE or Quartus debugging
<> 在 2024-10-13 上传 | 大小：4096 | 下载：0

[VHDL编程] cpu_0

说明：cpu代码，可在ISE或quartus下完成调试-cpu code, can be accomplished under the ISE or Quartus debugging
<> 在 2024-10-13 上传 | 大小：302080 | 下载：0

[VHDL编程] niosII_system_cpu

说明：cpu代码，可在ISE或quartus下完成调试-cpu code, can be accomplished under the ISE or Quartus debugging
<> 在 2024-10-13 上传 | 大小：12288 | 下载：0

[VHDL编程] count_binary_0

说明：二进制计数器的硬件代码，可在ISE或quartus下完成调试-Binary counter hardware code, available at ISE or Quartus to complete debugging
<> 在 2024-10-13 上传 | 大小：9216 | 下载：0

[VHDL编程] div_clk

说明：主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率-Master clock for the 15.36MHz band strobe output 8-bit prescaler, can be 100Hz, 120Hz, 1kHz, 10kHz frequency
<wangyongbing> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] PCR

说明：本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。-This procedure is in the transport stream during transmission of program the clock to carry out field testing and modification, using Verilog HDL language programming.
<yagebu> 在 2024-10-13 上传 | 大小：4096 | 下载：0

[VHDL编程] quartusIIshiyong

说明：
<cuihaifeng> 在 2024-10-13 上传 | 大小：2458624 | 下载：0

[VHDL编程] cpuyuanma1

说明：说明：cpuyuanma1是硬布线控制器源代码， cpuyuanma2是微程序控制器源代码。-Descr iption: cpuyuanma1 hard wiring the controller source code, cpuyuanma2 micro-program controller source code.
<chennan> 在 2024-10-13 上传 | 大小：743424 | 下载：0

[VHDL编程] cpuyuanma2

说明：这是接上面程序，是微程序控制器源代码，调试已经通过。-This is then the above procedures, micro-program controller source code, debugging has been adopted.
<chennan> 在 2024-10-13 上传 | 大小：128000 | 下载：0

[VHDL编程] 20081023154349131

说明：EDA中的45 s定时单元的VHDL源程序-EDA in the 45 s timer unit VHDL source code
<张晶瑜> 在 2024-10-13 上传 | 大小：152576 | 下载：0

[VHDL编程] source

说明：verilog HDL example .many module .
<lijun> 在 2024-10-13 上传 | 大小：37888 | 下载：0