[VHDL编程] full_adder_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本文件是全加器模块 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算
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[VHDL编程] half_adder_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本文件是半加器模块 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算
<xiaobei> 在 2024-11-20 上传 | 大小：1.42mb | 下载：0

[VHDL编程] mutex_3to8_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是3-8译码器（mutex_3to8） 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex
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[VHDL编程] S6_VHDLproject

说明：常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是计算机运算器模块（S6）实现运算器相关功能 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mu
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[VHDL编程] PIE

说明：PIE DECDODER decotes pulse interval encoding dignal of RFID tags. OUTPUT is serial bits and parallel register (128 width).
<harvanek> 在 2024-11-20 上传 | 大小：5kb | 下载：1

[VHDL编程] crc16

说明：CRC 16 endcoder/ decoder. The source includes two modules. The first operates with 16 bit register. The second one operates with serial data.
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[VHDL编程] crc5

说明：CRC 5 encription and decription module. Operates with serial input data, CRC output is 5bits register. If you decoding CRC the input is valid when output is set to 00000 .-CRC 5 encription and decription module. Operates
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[VHDL编程] CRC

说明：CRC校验码，实现了求得3bit信息序列的CRC校验码，生成多项式取g(x)=X^3+X+1,对应的生成序列为1011.-CRC is to achieve the sequence information obtained 3bit the CRC generator polynomials take g (x) = X ^ 3+ X+ 1, corresponding to generate a sequence of 1011.
<WQ> 在 2024-11-20 上传 | 大小：4.05mb | 下载：0

[VHDL编程] 07_number_mod

说明：verilog语言设计的2位数码管驱动。在Quarus11.0下编译成功，并在黑金开发板上测试OK-2 digital verilog language design tube drive. In Quarus11.0 compiler success, and OK in the test development board black gold
<hmyang2006> 在 2024-11-20 上传 | 大小：5.62mb | 下载：0

[VHDL编程] vga_driver

说明：verilog语言设计的VGA驱动。在Quarus11.0下编译成功，并在Altera cyclone4开发板上测试OK-verilog language design VGA driver. In Quartus11.0 successfully compiled and Altera cyclone4 development board test OK
<hmyang2006> 在 2024-11-20 上传 | 大小：27.38mb | 下载：0

[VHDL编程] sha1

说明：利用verilog语言实现了SHA-1机密算法，具体算法与加密芯片ds28e01一致。-Using Verilog to achieve the SHA-1 secret algorithm, the specific algorithm is consistent with the encryption chip ds28e01.
<谭清莉> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] DS28E01

说明：用verilog语言实现加密芯片DS28E01的调用操作命令。-Using Verilog language to achieve the encryption chip DS28E01 call operation commands.
<谭清莉> 在 2024-11-20 上传 | 大小：4kb | 下载：0