[VHDL编程] code

说明：实现了智能小车的行走功能，能够行走一个正方形后停止-Realized the smart car is the walking function, able to walk a square stop
<周伟明> 在 2024-11-20 上传 | 大小：5.98mb | 下载：0

[VHDL编程] Gameone

说明：此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时
<XiaoLiuMang> 在 2024-11-20 上传 | 大小：2.66mb | 下载：0

[VHDL编程] Multiplier

说明：this a 8-bit Multiplier using 3 stages. after reset the 8 bit operands are loaded and the serial-parallel multiplication takes place.-this is a 8-bit Multiplier using 3 stages. after reset the 8 bit operands are loaded a
<hooman hematkhah> 在 2024-11-20 上传 | 大小：189kb | 下载：0

[VHDL编程] IDCT

说明：HEVC是正在研发的新一代视频编码标准。 本文面向HDTV应用，设计兼容HEVC标准的两位整数IDCT电路， 通过对IDCT的特点进行分析，完成了电路的架构设计, 采用较为节省面积的做法和流水线结构，并进行VerilogHDL代码设计-High Efficiency Video Coding(HEVC) is the currently developing video standard. In this article, a nove
<毕翔宇> 在 2024-11-20 上传 | 大小：5kb | 下载：0

[VHDL编程] my_counter

说明：this files are vhdl code
<nasser> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] mips

说明：基于mips架构的五级流水线硬件实现。使用verilog-Based on the five-stage pipeline hardware architecture mips
<毕翔宇> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] alu

说明：this file is vhdl code of alu
<nasser> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] FIR

说明：this file is vhdl code of fir filter
<nasser> 在 2024-11-20 上传 | 大小：40kb | 下载：0

[VHDL编程] log4

说明：this file is vhdl code of log4
<nasser> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] motor

说明：this file is vhdl code of motor
<nasser> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] calculator

说明：simple VHDL calculator
<HB> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：FPGA 循环拼接除法 循环拼接除法-FPGA Loop stitching DivisionLoop stitching Division
<段于> 在 2024-11-20 上传 | 大小：1kb | 下载：0