[VHDL编程] glVHDL

说明：一个VHDL的小集合，把代码打开把其中的use work.butter_lib.all一句去掉就基本可以应用-A small collection of VHDL, the code open to the use work.butter_lib.all sentence can be applied to remove the basic
<干璐> 在 2024-11-20 上传 | 大小：27kb | 下载：0

[VHDL编程] uart

说明：Verilog编写的UART程序源代码。测试成功。支持字符串发送-UART prepared Verilog source code. Successful test. Support string sent
<卢山> 在 2024-11-20 上传 | 大小：1.48mb | 下载：0

[VHDL编程] vhdl

说明：vhdl例子综合，花了好大力气找到，很有用，适合初学者-vhdl examples of integrated, spent great efforts to find a good, very useful for beginners
<谭坤> 在 2024-11-20 上传 | 大小：169kb | 下载：0

[VHDL编程] vhdlrule

说明：详细介绍vhdl编程，花了好大力气找到，很有用，适合初学者-Vhdl programming details, it took great efforts to find, very useful for beginners
<谭坤> 在 2024-11-20 上传 | 大小：178kb | 下载：0

[VHDL编程] miaobiao

说明：是电子手表的程序，基本上和市面上的电子表显示方式一样，XX：XX的格式-Procedures for electronic watches, and the market is basically the same manner as the electronic table shows, XX: XX format
<小魏> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Revised_Verilog_code

说明：简弘伦：Verilog HDL IC设计核心技术实例详解 源代码,更新版本-Honglun Jian, Revised Edition. Source coude of " Core Techniques of IC design"
<阿光> 在 2024-11-20 上传 | 大小：496kb | 下载：0

[VHDL编程] efcount

说明：完整的等精度频率相位计，包含了项目文件、VHDL源代码、RTL电路图-Such as the complete phase of the frequency accuracy, including the project document, VHDL source code, RTL circuit
<xiexuan> 在 2024-11-20 上传 | 大小：358kb | 下载：0

[VHDL编程] count10

说明：基于Quartus II的十进制加法计数器的项目设计，包含了项目文件和VHDL源代码-Quartus II based on the decimal adder counter the project design, including project documents and VHDL source code
<xiexuan> 在 2024-11-20 上传 | 大小：1.34mb | 下载：0

[VHDL编程] fdiv

说明：基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码-NC-based prescaler Quartus II project design, implementation of the clock signal of arbitrary frequency band, including the project files and VHDL source code
<xiexuan> 在 2024-11-20 上传 | 大小：179kb | 下载：0

[VHDL编程] f_cout

说明：基于Quartus II的8位十六进制频率计的项目设计，包含了项目文件和VHDL源代码-Quartus II-based 8-bit hexadecimal frequency of project design, including project documents and VHDL source code
<xiexuan> 在 2024-11-20 上传 | 大小：422kb | 下载：0

[VHDL编程] divideUnit

说明：a verilog programmed divide unit
<ash> 在 2024-11-20 上传 | 大小：214kb | 下载：0

[VHDL编程] multilyUnit1

说明：a verilog programmed multiply unit algorithm
<ash> 在 2024-11-20 上传 | 大小：149kb | 下载：0