[VHDL编程] TUT1_BASIC1_7C5TP

说明：FPGA的89S51IP核，可以用FPGA实现51，省去了很多的麻烦-FPGA-89S51IP core
<邱柳钦> 在 2024-11-20 上传 | 大小：88kb | 下载：0

[VHDL编程] fifo

说明：用VHDL语言写的FIFO代码，可设FIFO的深度-VHDL language with code written in FIFO, FIFO depth can be set up
<wd> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] A_bit_serial_data_transmitter

说明：比特序列传送模块 把输入的八位比特数据 做循环后每个比特输出 详细请看英文描述-• To create Verilog-HDL modules written in the RTL style appropriate for both simulation and synthesis, for the various component parts of an Asynchronous Serial Data Trans
<吴德昊> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] CPLD_Implementation_of_a_Lucky_Dip_Machine

说明：摸奖桶程序设计 也就是乐透彩票模拟程序 程序为verilogHDL描述 详细请看英文描述-Digital Electronic Design Automation Workshop on Rapid Prototyping using a CPLD Lucky Dip Machine using the Digilent X-Board
<吴德昊> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] Heilbronn_Visit_Design

说明：海尔布伦 访问状态机 设计 用FSM方式 verilog HDL 语言描述-Heilbronn Visit Design Digital Combination Lock
<吴德昊> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] Pulse_Width_Modulator_Project

说明：脉冲宽度调试机器程序设计 具体请看英文描述-Pulse-width modulation (PWM) of a signal or power source involves the modulation of its duty cycle, to either convey information over a communications channel or control the amount of power sent t
<吴德昊> 在 2024-11-20 上传 | 大小：288kb | 下载：0

[VHDL编程] TRL_Design_of_a_asynchronous_bit_serial_data_trans

说明：RTL 异步数据传送模块 用verilog HDL 语言描述 输入为八比特数据，执行操作后异步每比特输出。-• To create Verilog-HDL module written in the RTL style appropriate for both simulation and synthesis, for an Asynchronous Serial Data Transmitter. •
<吴德昊> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL

说明：上海交通大学VHDL课程的所有作业代码，欢迎有需要的XDXM光顾-homework of VHDL course at SJTU
<caozizhong> 在 2024-11-20 上传 | 大小：6kb | 下载：0

[VHDL编程] shujiplj

说明：动态跳转，换挡的数字频率计设计，课自动选择四个量程！-Jump dynamic, shifting the design of digital frequency meter, four range classes automatically!
<陈媛> 在 2024-11-20 上传 | 大小：99kb | 下载：0

[VHDL编程] vhdl

说明：vhdl学习必看书籍。绝对经典的好书 -learning vhdl book a must-see. Absolute classic books
<小哲> 在 2024-11-20 上传 | 大小：17.05mb | 下载：0

[VHDL编程] shifter

说明：移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移
<623902748> 在 2024-11-20 上传 | 大小：126kb | 下载：0

[VHDL编程] EXERCISE_5_3_4_3

说明：CLK 为其时钟脉冲 M 控制工作模式 CO 为允许带进位移位输入 S 控制移位模式0-3 D[7..0]是移位数据输入 QB[7..0]是移位数据输出 CN是移位数据输出进位-M for the clock pulse CLK mode control allow CO to enter into the S displacement control mode shift 0-3 D [7
<623902748> 在 2024-11-20 上传 | 大小：1.38mb | 下载：0