[VHDL编程] display_sm

说明：数码管扫描verilog源代码 display code verilog-display code
<YesterDAY> 在 2024-11-19 上传 | 大小：215kb | 下载：0

[VHDL编程] uart

说明：串口verilog源代码 uart code verilog-uart code verilog
<YesterDAY> 在 2024-11-19 上传 | 大小：1.48mb | 下载：0

[VHDL编程] uart_back

说明：串口回传verilog源代码 uart back code verilog-uart back code verilog
<YesterDAY> 在 2024-11-19 上传 | 大小：3.05mb | 下载：0

[VHDL编程] 7seg

说明：7seg.rar this file is use to fpga(altera) HEX-7seg verilog/VHDL-
<mark> 在 2024-11-19 上传 | 大小：2.91mb | 下载：0

[VHDL编程] slavefifo

说明：FPGA 3D camera experiment
<王婧媛> 在 2024-11-19 上传 | 大小：3kb | 下载：0

[VHDL编程] mt46v16m16p_ddr

说明：官网下载的，经过板级验证的ddr control mt45v16m16p源代码，verilog语言设计，希望可以用到系统化设计。-Official website to download, through board-level verification ddr control mt45v16m16p source code, verilog language design, hoping to use systematic desig
<lvhenan> 在 2024-11-19 上传 | 大小：23kb | 下载：0

[VHDL编程] vhdl_CRC_generatir

说明：CRC 產生器，VHDL 語言， 適合 FPGA 練習使用-CRC generator , VHDL language, Good for FPGA learnning
<James> 在 2024-11-19 上传 | 大小：54kb | 下载：0

[VHDL编程] reg

说明： 8-bit Shift-Left Register with Positive-Edge Clock, Synchronous Parallel Load, Serial In, and Serial Out- 8-bit Shift-Left Register with Positive-Edge Clock, Synchronous Parallel Load, Serial In, and Serial Ou
<evgesha> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] highspeed_96

说明：高速数传QDPSK调制程序，V4板子可以用-High-speed data transmission QDPSK modulation process, V4 board can be used
<姜山> 在 2024-11-19 上传 | 大小：24.57mb | 下载：0

[VHDL编程] HDLC_FPGA

说明：HDLC接口协议的FPGA实现,使用Verilog hdl-FPGA HDLC interface protocol implementation using Verilog hdl
<海大王> 在 2024-11-19 上传 | 大小：3.53mb | 下载：1

[VHDL编程] DE2_115_TV

说明：DE2_115_TV用于de2-115开发板-DE2_115_TV for de2-115 development board
<YSBF> 在 2024-11-19 上传 | 大小：10.03mb | 下载：0

[VHDL编程] MUSIC1--finish

说明：音乐计算器，当输出分别为正负数时，用蜂鸣器响起两段不同的音乐。计算器可实现0~999范围内的加减与或比较功能，并支持连续运算。-Music calculator
<戚若玫> 在 2024-11-19 上传 | 大小：4.48mb | 下载：0